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          PROTEL技術大全之第三篇

          作者: 時間:2012-06-20 來源:網(wǎng)絡 收藏

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          本文引用地址:http://www.ex-cimer.com/article/190232.htm

          過孔的寄生電容會給電路造成的主要影響是延長了信號的上升時間,降低了電路的速度。舉例來說,對于一塊厚度為50Mil的PCB板,如果使用內(nèi)徑為10Mil,焊盤直徑為20Mil的過孔,焊盤與地鋪銅區(qū)的距離為32Mil,則我們可以通過上面的公式近似算出過孔的寄生電容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,這部分電容引起的上升時間變化量為:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps 。從這些數(shù)值可以看出,盡管單個過孔的寄生電容引起的上升延變緩的效用不是很明顯,但是如果走線中多次使用過孔進行層間的切換,設計者還是要慎重考慮的。

          三、過孔的寄生電感

          同樣,過孔存在寄生電容的同時也存在著寄生電感,在高速數(shù)字電路的設計中,過孔的寄生電感帶來的危害往往大于寄生電容的影響。它的寄生串聯(lián)電感會削弱旁路電容的貢獻,減弱整個電源系統(tǒng)的濾波效用。我們可以用下面的公式來簡單地計算一個過孔近似的寄生電感:

          L=5.08h[ln(4h/d)+1]其中L指過孔的電感,h是過孔的長度,d是中心鉆孔的直徑。從式中可以看出,過孔的直徑對電感的影響較小,而對電感影響最大的是過孔的長度。仍然采用上面的例子,可以計算出過孔的電感為:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH 。如果信號的上升時間是1ns,那么其等效阻抗大小為:XL=πL/T10-90=3.19Ω。這樣的阻抗在有高頻電流的通過已經(jīng)不能夠被忽略,特別要注意,旁路電容在連接電源層和地層的時候需要通過兩個過孔,這樣過孔的寄生電感就會成倍增加。

          四、高速PCB中的過孔設計

          通過上面對過孔寄生特性的分析,我們可以看到,在高速PCB設計中,看似簡單的過

          孔往往也會給電路的設計帶來很大的負面效應。為了減小過孔的寄生效應帶來的不利影響,在設計中可以盡量做到:

          1、從成本和信號質(zhì)量兩方面考慮,選擇合理尺寸的過孔大小。比如對6-10層的內(nèi)

          存模塊PCB設計來說,選用10/20Mil(鉆孔/焊盤)的過孔較好,對于一些高密度的小尺寸的板子,也可以嘗試使用8/18Mil的過孔。目前技術條件下,很難使用更小尺寸的過孔了。對于電源或地線的過孔則可以考慮使用較大尺寸,以減小阻抗。

          2、上面討論的兩個公式可以得出,使用較薄的PCB板有利于減小過孔的兩種寄

          生參數(shù)。

          3、PCB板上的信號走線盡量不換層,也就是說盡量不要使用不必要的過孔。

          4、電源和地的管腳要就近打過孔,過孔和管腳之間的引線越短越好,因為它們會

          導致電感的增加。同時電源和地的引線要盡可能粗,以減少阻抗。

          5、在信號換層的過孔附近放置一些接地的過孔,以便為信號提供最近的回路。甚至可以在PCB板上大量放置一些多余的接地過孔。當然,在設計時還需要靈活多變。前面討論的過孔模型是每層均有焊盤的情況,也有的時候,我們可以將某些層的焊盤減小甚至去掉。特別是在過孔密度非常大的情況下,可能會導致在鋪銅層形成一個隔斷回路的斷槽,解決這樣的問題除了移動過孔的位置,我們還可以考慮將過孔在該鋪銅層的焊盤尺寸減小。

          問:從WORD文件中拷貝出來的符號,為什么不能夠在中正常顯示

          復:請問你是在SCH環(huán)境,還是在PCB環(huán)境,在PCB環(huán)境是有一些特殊字符不能顯示,因為那時保留字.

          問:net名與port同名,pcb中可否連接

          答復:可以,可以多種方式生成網(wǎng)絡,當你在在層次圖中以port-port時,每張線路圖可以用相同的NET名,它們不會因網(wǎng)絡名是一樣而連接.但請不要使用電源端口,因為那是全局的.

          問::請問在99SE中導入PADS文件, 為何焊盤屬性改了

          復:這多是因為兩種軟件和每種版本之間的差異造成,通常做一下手工體調(diào)整就可以了。

          問:請問楊大蝦:為何通過軟件把power logic的原理圖轉(zhuǎn)化成protel后,在protel中無法進行屬性修改,只要一修改,要不不現(xiàn)實,要不就是全顯示屬性?謝謝!

          復:如全顯示,可以做一個全局性編輯,只顯示希望的部分。

          問:請教鋪~的原則?

          復:鋪~一般應該在你的安全間距的2倍以上.這是LAYOUT的常規(guī)知識.

          問:請問Potel DXP在自動布局方面有無改進?導入封裝時能否根據(jù)原理圖的布局自動排開?

          復:PCB布局與原理圖布局沒有一定的內(nèi)在必然聯(lián)系,故此,Potel DXP在自動布局時不會根據(jù)原理圖的布局自動排開。(根據(jù)子圖建立的元件類,可以幫助PCB布局依據(jù)原理圖的連接)。

          問:請問信號完整性分析的資料在什么地方購買

          復:Protel軟件配有詳細的信號完整性分析手冊。


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