高清電視芯片的綜合優(yōu)化設(shè)計(jì)簡介
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3 代碼劃分 本文引用地址：http://www.ex-cimer.com/article/190261.htm
為了得到更好的綜合結(jié)果,更快的綜合速度,用簡單的綜合策略來滿足時序的要求,推薦使用以下綜合劃分的技術(shù)。
● 所有模塊都使用寄存器輸出。對于每個設(shè)計(jì)的子模塊都要記錄所有的輸出信號,這樣可以簡化綜合的過程并可預(yù)測輸出的驅(qū)動能力和輸入的延遲。
● 把局部的相關(guān)聯(lián)的組合邏輯放到同一個模塊中,對于有不同目標(biāo)的設(shè)計(jì)應(yīng)放在不同的模塊中。例如在綜合的過程中,把需要優(yōu)化面積和速度的關(guān)鍵路徑邏輯放在分開的兩個模塊中,如圖3所示。
● 綜合時間的劃分最主要的標(biāo)準(zhǔn)是邏輯功能、設(shè)計(jì)目標(biāo)、時序和面積的需要。準(zhǔn)確的時序計(jì)算和適當(dāng)?shù)募s束對綜合時間的影響遠(yuǎn)遠(yuǎn)大于電路規(guī)模的影響。把同一設(shè)計(jì)目標(biāo)的電路邏輯放到一起也會減少綜合時間,而設(shè)計(jì)的約束過多會增加綜合時間。減少綜合時間的關(guān)鍵是在設(shè)計(jì)之前制定精確的時間預(yù)算,并使設(shè)計(jì)的宏模塊達(dá)到預(yù)算的要求,然后編寫綜合約束來滿足預(yù)算,最后是運(yùn)用綜合工具的命令來實(shí)現(xiàn)約束。
● 避免時序異常。時序異常主要包括multicycle path和false path。如果設(shè)計(jì)中一定要用到多周期路徑,應(yīng)記錄開始和結(jié)束點(diǎn)來確保在芯片級的有效。盡量避免使用異步邏輯,異步邏輯會給設(shè)計(jì)的正確性和驗(yàn)證帶來困難。
● 注意glue模塊的放置。將頂層的連接模塊放到底層模塊中,同時確保頂層含有I/O管腳和時鐘發(fā)生器,如圖4所示。
HDTV芯片的特點(diǎn)
所設(shè)計(jì)的芯片應(yīng)用了數(shù)量眾多的不同類型的RAM,其中包括內(nèi)部1個單口RAM、2個雙口RAM、3個ROM和20個寄存器堆棧。
芯片內(nèi)部要求多時鐘信號(27MHz、74MHz、150MHz),并通過clock mux來選中時鐘。27MHz時鐘用于dma模塊中的PCI總線時鐘,同時它和74MHz時鐘通過模式選擇來確定是HDTV模式還是SDTV模式的解碼。Pll核心時鐘頻率為13.5MHz,Pll輸入時鐘經(jīng)過11倍頻后產(chǎn)生148.5MHz時鐘,pll時鐘同時也用于測試。此外還有6個驅(qū)動外部芯片的輸出時鐘,即PCI時鐘、視頻時鐘、2個SDRAM時鐘和2個SRAM時鐘。
為了得到較高的測試覆蓋率,本設(shè)計(jì)使用多種測試方法,如掃描鏈(scan chain)、邊界掃描(boundary scan)和存儲器的內(nèi)建自測試(Bist)等。本設(shè)計(jì)多數(shù)模塊采用BIST方法達(dá)到測試目的,采用的是Mentor Mbistarchitect工具來自動插入BIST代碼。其他部分用Mentor Jtag工具來實(shí)現(xiàn)邊界掃描,插入JTAG代碼。
芯片外部與高速的SDRAM和SRAM的連接,每個模塊都包括4片RAM。HDTV芯片主要通過sdr_ssr_sel信號來實(shí)現(xiàn)兩種環(huán)境的轉(zhuǎn)換。
如圖5所示,HDTV芯片的結(jié)構(gòu)設(shè)計(jì)方案層次復(fù)雜,芯片主要分為三層,其中core_top是不依賴于工藝的,它的主要功能是完成HDTV碼流的解碼。
如上所述,芯片的這些特點(diǎn)給后端的布局布線提出了很高的要求,綜合結(jié)果會直接影響布局布線(floorplanning),因此綜合的方法很重要。
綜合方案
1 初步綜合
首先把設(shè)計(jì)進(jìn)行粗略的Top-down綜合,查看綜合結(jié)果報表。根據(jù)PDK的數(shù)據(jù)設(shè)置基本的Design Rules和Design Constraints。包括Setting Design Environment(Fanout load,Output load,Input drive impedance)和Setting Design Constraints(Design Rules Constraints (max_transition, max_fanout, max_capacitance),Timing Constraint (max_delay, min_delay),Area Constraint)。經(jīng)過初步綜合后延遲的結(jié)果如表1所示。
表1給出的slack=-0.94是在沒有考慮wireload的情況下的結(jié)果,所以還需要很大改進(jìn)。
圖6是綜合后用design_vision對critical path進(jìn)行統(tǒng)計(jì),得到的path slack分布結(jié)果。
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