如何在后版圖網(wǎng)表上優(yōu)化泄漏功率
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摘要
本文引用地址：http://www.ex-cimer.com/article/190443.htm隨著泄漏功耗成為待機模式下的主要能耗，降低泄漏功耗也成為客戶實現(xiàn)節(jié)能的主要途徑之一。故現(xiàn)有的實現(xiàn)流程中需要采用快捷的解決方案，不僅對設計收斂影響最小，還應盡可能地縮短執(zhí)行的匯聚時間。
建議的方案適合于那些采用雙/三重 Vth (閾值電壓) 技術、無需對現(xiàn)有 RTL 至 GDS 流程做任何修改的設計。
引言
泄漏功耗是固有的靜態(tài)功耗，與開關及內(nèi)部功耗 (定義為動態(tài)功耗) 共同構成總體功耗。
泄漏功耗與應用無關，主要是來自于：
● 源漏亞閾值 (sub-threshold) 電流，這是閾值電壓降低以致溝道不完全關斷的結果。
● 柵極到溝道的泄漏電流。
在多Vth技術中，亞閾值電流與Vth成指數(shù)關系，故低Vth單元的速度更快，但泄漏功耗也要大得多。
隨著工藝尺度的縮小，這種情況愈加嚴重，而且在90nm及以下工藝節(jié)點，對大多數(shù)移動應用而言，這一問題越來越顯著。
降低泄漏功耗是一項貫穿架構設計、VLSI設計、綜合、PR (布局布線) 直至Signoff (完成) 的任務。
功率設計包括減少關鍵和次關鍵路徑的數(shù)量，以便在可能時讓更多的單元被映像到高Vth上。
智能綜合 (smart Synthesis) 與PR的使用對設計的最終泄漏模式也有很大影響。
本文介紹的泄漏減少方法焦點在于流程實現(xiàn)的最后階段，而且，雖然它主要是針對PrimeTime編寫，卻并不局限于某個專用PR/Signoff工具。
方法描述
1.全流程概述
這種泄漏功耗優(yōu)化方法瞄準最后階段的后版圖設計工作。其概念是讓設計利用基于多個Vth的交換策略，提前一步實現(xiàn)最大泄漏的優(yōu)化。
圖1是整個流程的模塊示意圖，其中黃色和褐色矩形框代表泄漏優(yōu)化。這個用于驗證客戶設計的系統(tǒng)運行在PrimeTime/StarExtract原始signoff環(huán)境下。
這種方法在完整的RTL至GDSII流程之后讓最終設計進入原始signoff環(huán)境，然后開始搜索那些能夠被交換到相應的更高Vth而又不會影響設計性能的單元。
基本上，這意味著這種優(yōu)化將在設計的正Slack (時間裕量) 路徑上進行。
在優(yōu)化過程中，需檢查下列設計參數(shù)：
● 建立時間違反
● 設計規(guī)則，如最大傳輸時間 (max_transition) 違反和最大電容 (max_capacitance) 違反
● 由衰減受害者 (victims) 引起的串擾 (Crosstalk) 違反
● 時鐘網(wǎng)絡 (Clock nets) 設計規(guī)則
● 不應被接觸或改變的特殊單元和結構
● 不同模式和邊角 (比如功能性/測試模式WC/BC 等)
泄漏減少流程的第一個階段 (即示意圖中的黃色矩形框) 是優(yōu)化流程中主要的耗時部分，并涉及利用PrimeTime“what-if”分析的搜索和交換策略。這一步驟會反復進行，直到找到所有適合交換的單元。
優(yōu)化流程的第二階段 (即示意圖中的褐色矩形框) 是后版圖設計 (ECO) 上的交換執(zhí)行，RC提取 (RC-Extraction) 和整個STA 運行，并重新運行全部signoff 環(huán)境。
優(yōu)化流程在這一階段對“what-if”分析與全部RC提取之比較后發(fā)現(xiàn)的違反錯誤進行修正。與PrimeTime的快速計算以及總體運行時間減小的的優(yōu)點相比，這些錯誤就相對不起眼了。因此，這一步驟的反復次數(shù)應該較小。該階段的缺點是需要重新運行完整提取，從而增加總體運行時間。
在所有違反都得到修正 (第二階段) 之后，優(yōu)化設計的輸出在功能性上與原始的設計版圖相同，但大大減少了不必要的低/標準Vth單元，因此降低了功耗。
這種方法節(jié)省的總體功耗取決于RTL編碼以及RTL-to-GDS實現(xiàn)流程早期階段的泄漏意識。不過，利用這種流程可確保設計在Signoff要求方面得到最大限度的優(yōu)化。這個問題十分重要，因為實際實現(xiàn)和Signoff優(yōu)化之間總是存在差距，而在優(yōu)化流程之后，這一差距可被減小。
2.交換算法
這種方法的目的是盡可能找出非時序關鍵路徑 (即正Slack路徑) 上的低/標準Vth單元，并用高Vth單元來替代，同時不影響時序或任何其它設計要求。
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