基于FPGA的多路脈沖重復頻率跟蹤器

在JTAG器件鏈中,兩個EPC2是第一和第二個器件,FPGA是第三個器件,JTAG按順序?qū)ζ骷幊坍攲?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/FPGA">FPGA編程時,通過軟件將兩個EPC2設置成BYPASS模式,編程數(shù)據(jù)從EPC2的TDI管腳直接輸出到TDO管腳直達FPGA芯片,實現(xiàn)了對FPGA芯片的在線編程采用這種JTAG器件鏈方式,方便了系統(tǒng)調(diào)試,縮短了產(chǎn)品的開發(fā)周期

3 FPGA應用系統(tǒng)設計中應注意的問題

為了提高FPGA應用系統(tǒng)的抗干擾性能,應盡量采用多層印刷電路板,并有完整的GND層和電源層,從而提供幾乎無限的電流吸收能力,起到防止噪聲和為邏輯信號提供屏蔽的作用由于APEX EP20KE系列FPGA采用雙電壓體系,最好采用兩個電源層,一個作為核心電源層,一個作為I/O電源層本設計采用了八層電路板工藝,其中有兩個GND層一個核心電壓層一個I/O電壓層以及四個信號層,在實際調(diào)試中抗干擾性能明顯強于以前的雙面板系統(tǒng)如果在實際應用中對價格敏感,也可采用四層板工藝,其中應有一個完整的GND層,一個分割的電源層

FPGA器件的每一個電源和GND引腳都應當直接連接到電源和GND平面上,每一對電源和GND引腳都應當接上一個電源去耦電容器,而且盡可能靠近FPGA器件對于PQFP封裝的器件,應當把去耦電容器集中在器件正下方電路板焊接面上,這樣既達到了靠近器件的目的,又可以減少電路板的面積

在電源線進入電路板的地方一般都放置一個100μF的大容量電容器,以穩(wěn)定電源電壓,但是這個電容器有時也會成為導致FPGA器件配置失敗的隱患Altera器件在上電初始化時,首先實行一個POR(上電復位)延遲以等待電源穩(wěn)定如果電源電壓上升時間較長,超過了POR延遲時間,可能造成器件初始化不正確,導致功能失效當用EPC2配置APEX EP20KE系列FPGA時,POR延遲最大為200ms,所以電源電壓上升時間不能超過這個時間如果出現(xiàn)系統(tǒng)上電時FPGA器件配置失敗的情況,應當考慮是否由于大容量電容器致使電源電壓上升太慢,這時可以更換一個小容量的電容器尤其是在單塊電路板上調(diào)試成功,而多塊電路板連在一起調(diào)試時出現(xiàn)這種情況更應考慮這個原因因為多塊電路板連在一起時電源濾波電容是并聯(lián)的,此時容量相加導致更大容量的電容出現(xiàn)在電源入口處,致使電壓上升過慢本系統(tǒng)在調(diào)試時就曾遇見這種情況,將電源濾波電容從100μF調(diào)整為22μF便解決了問題

為了提高電路設計效率,應盡量多采用LPM宏單元庫LPM是參數(shù)化的模塊庫,是優(yōu)秀的版圖設計人員和軟件人員智慧的結晶LPM包括了常用的邏輯單元,通過修改LPM的某些參數(shù),就能迅速設計出自己的電路Altera公司提供的LPM宏單元庫是Altera系列FPGA器件的絕佳組合,可以實現(xiàn)絕大部分的設計功能,并能提供較高的運行速度和較低的資源占用率在設計中發(fā)現(xiàn),多采用LPM宏單元庫的電路與不采用LPM宏單元庫的電路相比,資源占用率可減少10%~30%,可見節(jié)省的芯片資源是很可觀的

本設計利用FPGA設計靈活易于編程和容量大的特點實現(xiàn)了多路脈沖重復頻率跟蹤器,解決了在密集信號環(huán)境下跟蹤系統(tǒng)的實時性問題,將八路跟蹤器設計在一片Altera公司的APEX EP20K200EQI FPGA芯片中,縮小了電路體積,滿足了系統(tǒng)小型化的要求實驗證明用高性能FPGA實現(xiàn)多路脈沖跟蹤系統(tǒng)是完全可行的