基于FPGA的混合擴(kuò)頻發(fā)射機(jī)設(shè)計與實現(xiàn)

摘要：以Alter公司的FPGA為硬件平臺，以QuartusⅡ為設(shè)計工具，來實現(xiàn)該直擴(kuò)／跳頻混合發(fā)射系統(tǒng)。頂層采用圖形設(shè)計方式，各個模塊均采用Verilog語言進(jìn)行設(shè)計。編碼模塊采用了RS(255，223)碼與卷積碼(2，1，7)相結(jié)合，擴(kuò)頻模塊采用GOLD碼序列進(jìn)行擴(kuò)頻，調(diào)制模塊采用MSK調(diào)制。仿真結(jié)果表明：各個仿真模塊均滿足設(shè)計的要求，整個系統(tǒng)輸出穩(wěn)定無毛刺，達(dá)到了預(yù)期的效果。
關(guān)鍵詞：直擴(kuò)／跳頻；發(fā)射機(jī)；Verilog HDL；MSK

0 引言
擴(kuò)頻通信是將待傳輸?shù)男畔?shù)據(jù)用偽隨機(jī)序列進(jìn)行調(diào)制，實現(xiàn)頻譜擴(kuò)展后再發(fā)射出去進(jìn)行傳輸。在接收端，使用與發(fā)射端相同的偽隨機(jī)碼對接收到的信號進(jìn)行相關(guān)處理，恢復(fù)出原來的信息。直擴(kuò)／跳頻(DS／FH)混合模式是一種有效的方法，它結(jié)合了直擴(kuò)擴(kuò)頻與跳頻擴(kuò)頻的優(yōu)點，消除了直擴(kuò)擴(kuò)頻與跳頻擴(kuò)頻的局限性，可廣泛應(yīng)用于軍事通信中，達(dá)到更好的抗干擾效果。
該設(shè)計以FPGA為硬件平臺，以QuartusⅡ為設(shè)計工具來實現(xiàn)直擴(kuò)／跳頻(DS／FH)發(fā)射機(jī)的。頂層采用圖形設(shè)計方式，各個模塊均采用Veri log語言進(jìn)行設(shè)計，編碼模塊采用了RS(255，223)碼與卷積碼(2，1，7)相結(jié)合，擴(kuò)頻模塊采用GOLD碼序列進(jìn)行擴(kuò)頻，調(diào)制模塊采用MSK調(diào)制。

1 發(fā)射系統(tǒng)的總體框圖
所設(shè)計的發(fā)射機(jī)系統(tǒng)主要包括：信道編碼器、組幀電路、直擴(kuò)部分、成形電路、調(diào)制器、數(shù)／模轉(zhuǎn)換器、頻率合成器、RS碼產(chǎn)生器、混頻器、功放、天線等。組成框圖如圖1所示。

射頻部分主要采用跳頻技術(shù)將中頻信號進(jìn)行頻譜搬移，通過跳頻調(diào)制和高頻混頻兩步完成，用到頻率合成技術(shù)和濾波等，這主要通過硬件實現(xiàn)?；鶐Р糠謩t完成FPGA的設(shè)計，下面將詳細(xì)介紹。
主要可以劃分為以下幾個模塊：編碼模塊、組幀模塊、擴(kuò)頻模塊、調(diào)制模塊。編碼模塊完成信息的RS編碼和卷積編碼；組幀模塊在經(jīng)過編碼的數(shù)據(jù)前面添加位同步和幀同步信息；直接序列擴(kuò)頻模塊將信號頻譜擴(kuò)展到一個很寬的頻段上；MSK調(diào)制模塊利用擴(kuò)頻序列去調(diào)制載波，將擴(kuò)頻調(diào)制信號搬移到射頻上去，然后經(jīng)過功率放大，D／A變換發(fā)送出去。

2 各個發(fā)射模塊的功能介紹及設(shè)計
2．1 編碼模塊設(shè)計
整個編碼實現(xiàn)由4級組成，分別是RS編碼、交織、并／串轉(zhuǎn)換和卷積編碼，如圖2所示。