基于FPGA的混合擴(kuò)頻發(fā)射機(jī)設(shè)計(jì)與實(shí)現(xiàn)
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3．2 組幀模塊的驗(yàn)證
組幀模塊比較簡單，狀態(tài)標(biāo)識(shí)通過外界輸入，且長度要求為31b。此模塊的輸入數(shù)據(jù)為上面編碼模塊的輸出數(shù)據(jù)。仿真結(jié)果如圖9所示，從frame_valid為高電平開始，輸出12 b的“1”的導(dǎo)頻碼；后面是7 b的幀同步碼——巴克碼；之后，將部分狀態(tài)標(biāo)識(shí)數(shù)據(jù)與卷積編碼器的輸出數(shù)據(jù)1，1，1，0，1，1，1，1，0，0，0，1，1，1，0，0，1，1，1，0，…依次輸出；最后輸出剩余狀態(tài)標(biāo)識(shí)數(shù)據(jù)。
3．3 擴(kuò)頻模塊的驗(yàn)證
擴(kuò)頻實(shí)現(xiàn)原理：輸入數(shù)據(jù)與擴(kuò)頻碼進(jìn)行異或運(yùn)算，需要一個(gè)異或運(yùn)算器，如圖10所示。本文引用地址：http://www.ex-cimer.com/article/190567.htm
圖10中clk：時(shí)鐘信號(hào)，異或運(yùn)算器在其上升沿處數(shù)據(jù)采樣。
frame_data：異或運(yùn)算器的數(shù)據(jù)輸入端口，其位寬為1b。
frame_valid：輸入數(shù)據(jù)的有效標(biāo)志位。
gold_valid：GOLD碼輸出有效標(biāo)志位。
gold_data：GOLD碼。
goldout_valid：輸出數(shù)據(jù)有效標(biāo)志位。
gold_out：異或運(yùn)算器輸出端口，其位寬為1b。
擴(kuò)頻模塊的輸入數(shù)據(jù)為組幀模塊輸出的數(shù)據(jù)，碼為GOLD碼。仿真結(jié)果如圖11所示，clk16_31是采樣時(shí)鐘，frame_out是數(shù)據(jù)輸入，gold是GOLD碼輸入，out為輸出。
3．4 調(diào)制模塊的驗(yàn)證
由于是驗(yàn)證模塊的正確性，因此時(shí)鐘與數(shù)據(jù)都是隨便取的。將程序下載到FPGA平臺(tái)上，通過SignalTapⅡ捕捉數(shù)據(jù)。結(jié)果如圖12所示，clk1M是輸入數(shù)據(jù)，out是MSK調(diào)制的輸出結(jié)果。
4 結(jié)語
FPGA是整個(gè)發(fā)射機(jī)的核心，且FPGA的可編程性使電路的設(shè)計(jì)更具靈活性。本文即是以FPGA為硬件設(shè)計(jì)平臺(tái)，QuartusⅡ?yàn)樵O(shè)計(jì)工具設(shè)計(jì)實(shí)現(xiàn)的一種直擴(kuò)／跳頻混合擴(kuò)頻發(fā)射系統(tǒng)。給出了發(fā)射機(jī)的系統(tǒng)模型，以及各個(gè)模塊的設(shè)計(jì)原理和仿真波形。仿真結(jié)果表明該FPGA設(shè)計(jì)是正確可行的，加入了擴(kuò)頻模塊，使得整個(gè)系統(tǒng)具有較高的性能指標(biāo)，輸出穩(wěn)定無毛刺。
評(píng)論