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          基于Nios II處理器的SVPWM IP Core設(shè)計(jì)
          
						
          
				作者：
				時(shí)間：2012-03-09
				來源：網(wǎng)絡(luò)
				
				
				
				
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          2 SVPWM IP Core設(shè)計(jì)
           SVPWM IP Core結(jié)構(gòu)框圖如圖4所示。整個(gè)系統(tǒng)由總線接口、PWM可逆計(jì)數(shù)、分頻、ROM地址生成、正弦值存儲、時(shí)序控制、乘法器及死區(qū)發(fā)生器等模塊構(gòu)成。
          本文引用地址：http://www.ex-cimer.com/article/190673.htm
          h.jpg

           (1)寄存器組。
           寄存器組提供了該IP Core與CPU交換信息的通道。當(dāng)采用NiosII作為微控制器時(shí)，用戶可以通過Avalon總線采用基地址+偏移量的方式訪問IP Core內(nèi)部的6個(gè)寄存器，如表2所示。
          g.jpg
          
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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            			            SVPWM
                        Nios
                        Core
                        IP
                        
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
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