基于Nios II處理器的SVPWM IP Core設(shè)計(jì)

(3)乘法因子計(jì)算模塊。
這里的乘法因子是指式(6)和式(7)中的方括號(hào)內(nèi)運(yùn)算的結(jié)果。本模塊根據(jù)外部A／D轉(zhuǎn)換的結(jié)果、設(shè)定的TPWM及預(yù)期的參考電壓矢量的數(shù)值，計(jì)算出式(6)，式(7)的方括號(hào)內(nèi)的結(jié)果，用于乘法模塊中對(duì)ta和tb的計(jì)算。
(4)數(shù)據(jù)存儲(chǔ)模塊。
sinθ及sin(π／3-θ)在擴(kuò)大255倍后，分別作為高8位和低8位存儲(chǔ)在容量為128×16 bit的ROM中，從而可以同時(shí)讀取分別用于式(6)中tb和式(7)中ta的計(jì)算。時(shí)序控制ROM的容量為32×3 bit，存儲(chǔ)表1中的開關(guān)時(shí)序，其高3位地址用于對(duì)6個(gè)扇區(qū)編碼，最低2位地址用于某區(qū)間內(nèi)的時(shí)序控制，由于在同一區(qū)間中采用升降計(jì)數(shù)，根據(jù)表1中橋臂開關(guān)切換的對(duì)稱性可知，只要兩位地址即可存儲(chǔ)時(shí)序控制信號(hào)。
(5)數(shù)據(jù)選擇器。
當(dāng)0≤θπ／6時(shí)，利用正弦值存儲(chǔ)模塊輸出數(shù)據(jù)的高8位計(jì)算tb，利用低8位計(jì)算ta；而當(dāng)θ值為π／6≤θπ／3時(shí)，則應(yīng)該利用低8位計(jì)算tb，利用高8位計(jì)算ta。通過數(shù)據(jù)選擇器實(shí)現(xiàn)高、低8位的交換。
(6)時(shí)序控制模塊及IGBT時(shí)序控制ROM。
時(shí)序控制模塊根據(jù)當(dāng)前所處的扇區(qū)、ta、tb及當(dāng)前PWM的計(jì)數(shù)值生成IGBT時(shí)序控制ROM的地址。IGBT時(shí)序控制ROM中存儲(chǔ)的是橋臂開關(guān)控制的時(shí)序，根據(jù)時(shí)序控制模塊輸出的地址，將存儲(chǔ)在ROM中的開關(guān)控制量讀出后送至死區(qū)發(fā)生器模塊。
(7)死區(qū)發(fā)生器模塊。
死區(qū)發(fā)生器模塊用于將橋臂上部IGBT管的3個(gè)時(shí)序控制信號(hào)，變?yōu)橛脩粼O(shè)定死區(qū)時(shí)間的3組信號(hào)，對(duì)6個(gè)IGBT管進(jìn)行控制，死區(qū)時(shí)間在0～6．3μs之間設(shè)置，步進(jìn)值0．1μs。死區(qū)發(fā)生器仿真結(jié)果如圖5所示，輸入信號(hào)為pulse_in，輸出信號(hào)為pulse_a和pulse_b，死區(qū)時(shí)間設(shè)置為0．4μs。

3 設(shè)計(jì)驗(yàn)證
各模塊設(shè)計(jì)完成后，用原理圖方式完成系統(tǒng)設(shè)計(jì)如圖4所示，在SOPC Builder中將之作為自定義組件添加到系統(tǒng)中生成IP Core。設(shè)計(jì)驗(yàn)證在Altera公司的DE2開發(fā)板上進(jìn)行，將該IP Core添加到SOPC工程中，編譯、下載到FPGA芯片中，運(yùn)行測(cè)試程序后，利用SignalTapII Logic AnMyer捕捉到橋臂上方3個(gè)IGBT管的控制信號(hào)如圖6所示。圖中的sector是為方便測(cè)試而引出的扇區(qū)編號(hào)信號(hào)，由圖可知設(shè)計(jì)正確。

4 結(jié)束語(yǔ)
設(shè)計(jì)了一個(gè)結(jié)構(gòu)簡(jiǎn)單、性能良好的SVPWM IP核，并在Nios II平臺(tái)下將其封裝成一個(gè)模塊化的獨(dú)立元件，使之易于在其他的工程中復(fù)用，利用該IP核可以方便地構(gòu)建基于Nios II嵌入式處理器的SVPWM控制系統(tǒng)，體現(xiàn)了SOPC嵌入式系統(tǒng)的靈活性和擴(kuò)展性。