正交幅度調(diào)制解調(diào)器的FPGA設(shè)計與仿真
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4 調(diào)制解調(diào)器的FPGA設(shè)計
DSP Builder是美國Altera公司推出的一個面向DSP開發(fā)的系統(tǒng)級工具，作為Matlab的一個Simulink工具箱，可以幫助設(shè)計者完成基于FPGA的DSP系統(tǒng)設(shè)計的整個流程。更為重要的是基于Simulink平臺利用DSP Builder庫進行FPGA設(shè)計時，能利用DSP Builder庫的HDL Import模塊將HDL文本設(shè)計轉(zhuǎn)變成為DSP Builder元件，在系統(tǒng)的模型設(shè)計中使用，為系統(tǒng)的FPGA設(shè)計提供很大的方便。因此，調(diào)制解調(diào)器的設(shè)計采用VHDL文本與Simulink模型圖設(shè)計相結(jié)合的方法。
4．1 子模塊的VHDL設(shè)計
CORDIC算法和FIR低通濾波器兩個子模塊可以在QuartusⅡ環(huán)境中采用VHDL代碼進行設(shè)計，也可以基于Simulink平臺利用DSP Builder庫進行模型圖設(shè)計。但是用模型圖設(shè)計時，設(shè)計圖會顯得非常復(fù)雜、龐大，不利于閱讀和排錯，而VHDL代碼直接描述會比Simulink模型圖描述更為簡便。故以上兩個模塊均在QuartusⅡ環(huán)境中，采用VHDL代碼進行設(shè)計描述及編譯。
4．2 系統(tǒng)模型建立
圖3為基于Simulink平臺建立的調(diào)制解調(diào)器系統(tǒng)模型圖。首先利用Altera DSP Builder庫的HDL Import模塊將設(shè)計的CORDIC算法及低通濾波器子模塊對應(yīng)的文本文件導(dǎo)入，將文本設(shè)計轉(zhuǎn)變成為DSP Builder元件模塊，然后按圖3調(diào)用DSP Builder和Simulink庫中的其他圖形模塊建立系統(tǒng)模型圖，并設(shè)置相應(yīng)模塊參數(shù)。本文引用地址：http://www.ex-cimer.com/article/190890.htm
4．3 系統(tǒng)仿真驗證與實現(xiàn)
完成模型設(shè)計之后，可以基于Simulink平臺對模型進行系統(tǒng)仿真，即通過Simulink中的示波器Scope查看仿真結(jié)果(見圖4)。仿真結(jié)果表明，設(shè)計電路實現(xiàn)了調(diào)制解調(diào)功能。然后雙擊SignalCompiler模塊，將模型設(shè)計轉(zhuǎn)換成可綜合的RTL級VHDL代碼，并對其進行綜合、配置下載。
5 結(jié)語
本文采用了一種基于流水線CORDIC算法設(shè)計正交幅度調(diào)制解調(diào)器的方法，能有效節(jié)省硬件資源，提高運算精度和速度。由于采用了FPGA來設(shè)計，可適應(yīng)軟件無線電的要求，設(shè)計稍作修改即可適應(yīng)更多的調(diào)制方式。
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