SoC測試的概念及實(shí)例詳解

本文主要介紹了一個(gè)具有可測性設(shè)計(jì)和可制造性設(shè)計(jì)的新型單片系統(tǒng)，該系統(tǒng)由硬盤控制器(HDC)、16位微控制器、微控制器使用的程序和數(shù)據(jù)SRAM以及用8M位DRAM實(shí)現(xiàn)的片上緩存組成，再加上時(shí)鐘綜合PLL、帶外部旁路晶體管的穩(wěn)壓器使用的片上控制電路組成一個(gè)完整的系統(tǒng)。該器件采用的是0.18μm的銅工藝，與前幾代技術(shù)相比增加了性能、降低了功耗。另外，DRAM也采用了深亞微米技術(shù)，因此在一個(gè)器件中可以包含進(jìn)一個(gè)完整的系統(tǒng)緩存(1MB)以及自動刷新邏輯，而且使用的硅片面積還比以前小。

本文還討論了DFT和DFM所采取的對策，包括為了實(shí)現(xiàn)更快的良品率學(xué)習(xí)曲線而采用面向分析工具的設(shè)計(jì)、為減少測試成本而采取的并行測試方法。DFT和分析存取是通過IEEE 1149.1的JTAG控制器實(shí)現(xiàn)的。除了專門的存儲器測試和ATPG掃描外，JTAG控制器還能為組成完整SoC的各個(gè)不同單元提供各種測試模式配置。所采用的設(shè)計(jì)對策決不是只有唯一一種可能性。由于存儲器在器件中占了45%的硅片面積和86%的晶體管數(shù)量，因此需要對存儲器加以重點(diǎn)關(guān)注。存儲器測試是重點(diǎn)考慮和努力開發(fā)的對象。

圖1：掃描模式配置。

SRAM有兩種測試方法，具體取決于SRAM在系統(tǒng)中的用途：CPU存儲器(代碼和數(shù)據(jù))是通過微控制器進(jìn)行測試的，需要特殊硬件配置和測試模式的支持；與HDC相關(guān)的SRAM采用存儲器BIST電路進(jìn)行測試。DRAM則通過BIST控制器進(jìn)行測試，而DRAM BIST自身利用掃描和ATPG進(jìn)行測試。大多數(shù)數(shù)字邏輯是完全綜合過的，而所有數(shù)字邏輯都要經(jīng)過ATPG掃描測試。另外，象PLL和穩(wěn)壓器控制等模擬電路則采用特殊編制的程序在特殊測試模式下進(jìn)行測試。本文首先介紹系統(tǒng)級芯片本身，包括SRAM和嵌入式DRAM，然后簡要討論用于指導(dǎo)DFT和DFM開發(fā)工作的分析與生產(chǎn)測試對象，最后闡述了SoC中采取的分析和生產(chǎn)測試對策。

系統(tǒng)級芯片概要

為了有助于了解生產(chǎn)測試與分析所采取的對策，首先讓我們看一下SoC的一些細(xì)節(jié)，當(dāng)然本文提到的所有性能都需要進(jìn)行測試。這款SoC的主要系統(tǒng)組件有：16位微控制器、ASIC邏輯(硬盤控制器或HDC)、微控制器使用的SRAM、片上緩沖DRAM、時(shí)鐘綜合PLL、硅工藝-電壓-溫度(PVT)傳感器以及帶外部旁路晶體管的穩(wěn)壓器用的片上控制電路。

1.微控制器

這款SoC中的微控制器是C173系列處理器的衍生產(chǎn)品，是專門為控制應(yīng)用設(shè)計(jì)的16位器件。除了16位的C163內(nèi)核外，它還有一個(gè)乘法累加單元(MAC)、外圍通用定時(shí)器(GPT)、異步和同步串行控制器(ASC，SSC)和脈寬調(diào)制器(PWM)。整個(gè)微控制器是由綜合過的邏輯實(shí)現(xiàn)的，可以很方便地在應(yīng)用之間移植。

2.ASIC

硬盤控制器(HDC)是用大約25萬個(gè)NAND等效邏輯門實(shí)現(xiàn)的。該HDC的主要特點(diǎn)之一是能夠提供功能強(qiáng)大的節(jié)電模式。微控制器、HDC部件、存儲器和PLL等各自所實(shí)現(xiàn)的節(jié)電模式是不同的。微控制器可以被切換到空閑或睡眠模式。在空閑模式下控制器內(nèi)核停止工作，但通用定時(shí)器和PEC控制器等外圍設(shè)備仍在正常運(yùn)轉(zhuǎn)。只有進(jìn)入睡眠模式后外圍設(shè)備才被切斷電源，此時(shí)只有中斷控制器能喚醒微控制器，并使其返回到正常的工作模式，中間過程不會丟失任何數(shù)據(jù)。中斷控制器是由相應(yīng)的硬件信號驅(qū)動的。

針對HDC的操作特殊性，HDC還提供另外一種電源關(guān)閉模式。每個(gè)模塊的電源都可以被獨(dú)立關(guān)斷，或者時(shí)鐘系統(tǒng)速度可以降低8倍。這些節(jié)電模式的靈活組合就形成了活動、空閑模式1、空閑模式2、等待、睡眠等各種符合ATA規(guī)范的節(jié)電模式。通過這些措施可以使SoC的功耗從270mW降到54mW。

圖2：MSIST配置。

3. CPU SRAM

上述這款SoC集成了80KB的程序SRAM、8KB的數(shù)據(jù)SRAM以及直接與微控制器相連的2KB雙端口SRAM。

4. 緩存DRAM

一個(gè)完整系統(tǒng)的集成中心是嵌入式DRAM，在本例中即是1MB或8Mb的片上存儲器。DRAM可以在沒有離開芯片的總線條件下提供程序和數(shù)據(jù)存儲，所有這些的功耗在全負(fù)荷情況下也只有0.1瓦。內(nèi)部256位的數(shù)據(jù)總線寬度允許全速訪問DRAM，而片上緩存還可以優(yōu)化CPU對程序存儲器的訪問。DRAM本身在發(fā)生頁面改變這種最壞情況下(隨機(jī)存取)的存取時(shí)間是20ns，在頁面突發(fā)時(shí)的存取時(shí)間是7ns。

5. 系統(tǒng)單元：PLL、PVT、穩(wěn)壓器

PLL所需頻率的時(shí)鐘產(chǎn)生都是靠片上的500MHz PLL實(shí)現(xiàn)的。這個(gè)PLL是一個(gè)全定制的宏，由JTAG控制器控制其測試模式。工藝-電壓-溫度(PVT)單元用于向SoC報(bào)告環(huán)境狀況。SoC負(fù)責(zé)通過一個(gè)標(biāo)準(zhǔn)的ATA接口建立與主計(jì)算機(jī)之間的通信。為了充分滿足信號完整性要求，系統(tǒng)必須對各種操作狀態(tài)作出反應(yīng)，如電纜和主機(jī)接口特性等靜態(tài)環(huán)境條件、不穩(wěn)定的溫度和電壓等動態(tài)變化等。另外，給定器件的工藝參數(shù)會在制造用的工藝窗口范圍內(nèi)變化。SoC包含PVT單元就是為了及時(shí)對這些因素作出響應(yīng)。PVT單元能夠監(jiān)視動態(tài)/變化中的環(huán)境，HDC中的相關(guān)邏輯可以自動調(diào)整ATA襯墊處的性能參數(shù)。PVT單元是一個(gè)全定制宏，這個(gè)單元的測試模式受JTAG控制器的控制。

6. 穩(wěn)壓器：

作為完整系統(tǒng)功能的一部分，這款SoC配備了用于穩(wěn)壓器的控制電路。該穩(wěn)壓器可以將3.3V的I/O供電電壓轉(zhuǎn)換成1.8V的內(nèi)核電壓。外部旁路晶體管用于控制供給所有內(nèi)核邏輯所需的電流。SoC包含單個(gè)驅(qū)動外部旁路晶體管所需的穩(wěn)壓控制電路。穩(wěn)壓器也是一個(gè)全定制的宏，其測試模式也受JTAG控制器的控制。

7. DFT和DFM目標(biāo)
上面簡要介紹了這款SoC的設(shè)計(jì)細(xì)節(jié)，下面將討論包括成本模型在內(nèi)的測試目標(biāo)，以及通過可測性設(shè)計(jì)和可制造性設(shè)計(jì)達(dá)到這一目標(biāo)的主要途徑。

SoC器件在測試成本方面將面臨艱巨的挑戰(zhàn)，因?yàn)槠骷鄬^小，人們希望不需要花很長的ATE(自動測試設(shè)備)時(shí)間就能完成所有的測試步驟。但嵌入式DRAM測試具有很大的挑戰(zhàn)性，因?yàn)榕cDRAM測試相關(guān)的典型測試時(shí)間就很長。然而，象晶振和PLL這樣的模擬單元也應(yīng)該在理想的時(shí)間內(nèi)完成測試。除了成本外，還必須包含適當(dāng)?shù)姆治龉ぞ?，但這些分析工具不受時(shí)間約束。

DFT和DFM的測試實(shí)現(xiàn)

本文討論的器件有許多測試性能，將在不同的測試配置中被激活。下面將詳細(xì)討論主要的一些配置。

通過JTAG[IEEE1149.1]訪問的控制器是DFT和DFM的核心，可用來設(shè)置和控制所有的測試模式。在用戶應(yīng)用中，控制器通過OCDS(片上調(diào)試系統(tǒng))提供連接到微控制器內(nèi)核的串行調(diào)試接口。在測試中，許多功能模式也可以通過這個(gè)接口進(jìn)行控制。為了推進(jìn)測試程序開發(fā)，可以使用特殊器件IEEE1149.1指令激活多種生產(chǎn)模式。其它的控制產(chǎn)生自器件的串行JTAG測試寄存器。