SoC測試的概念及實例詳解

1. 掃描ATPG測試

掃描配置如圖1所示。需要注意的是，掃描鏈的輸入邊沿正好是相對的，因此在測試儀上可以對多個器件進行并行掃描測試。本文用到的器件比較特殊，因為它整合了層敏感掃描和復合掃描。DRAM的BIST控制器是一家技術(shù)合伙公司的某個硬宏中的一部分，具有LSSD掃描功能。設(shè)計的剩余部分盡可能地采用了標準的復合掃描觸發(fā)器。在LSSD掃描電路與內(nèi)核(復合掃描)邏輯之間沒有插入任何隔離邏輯。LSSD和復合掃描的整合存在一定的問題，因為由于時序問題可能會導致某些觸發(fā)器捕捉值的不確定性，從而失去故障覆蓋。LSSD和復合掃描之間的不同時序概念使得很難做到時序匹配，不過借鑒其它設(shè)計的經(jīng)驗可以解決這些問題。

考慮到掃描期間某些不想要的模式可能會被激活，可能導致設(shè)計的某些部分不會被掃描到，而邏輯部分只占整個硅片面積的很小部分，因此邏輯故障覆蓋率的降低是可以容忍的，它不會降低器件的總體故障覆蓋率。邏輯部分的單次掃描故障覆蓋率大約是95%，而總的單次掃描故障覆蓋率將超過98%。

2. SRAM測試

SoC中包含有不同尺寸和類型的多個SRAM模塊和DRAM。先來看看SRAM，它們被組合成與微處理器(數(shù)據(jù)、代碼存儲器)緊密相連的CPU SRAM以及主要由硬盤控制器邏輯使用的HDC SRAM。有些組是微控制器可以訪問的，有些組則不能被微控制器訪問。下文將討論專門用于存儲器測試的測試配置，包括通過BIST完成的CPU SRAM測試和HDC SRAM測試以及DRAM測試。

a) 基于CPU的SRAM測試策略

較大的SRAM宏被實現(xiàn)為密集SRAM，其版圖經(jīng)手工優(yōu)化后將技術(shù)用至極限以節(jié)省空間和功耗。為了達到更高的良品率，在密集SRAM中還需增加一些冗余單元。為了減少測試成本，測試插入應(yīng)盡可能少。大多數(shù)測試流程是由運行于存儲器測試系統(tǒng)中的eDRAM存儲器測試驅(qū)動的，因此要求也能在存儲器測試儀上進行SRAM測試。由于這樣的原因，用于微控制器可存取存儲器模塊的SRAM測試算法需要被存儲在ROM中，因此也被稱為MSIST(存儲器軟件實現(xiàn)的自測試)。很容易在存儲器測試儀上對該程序加以控制，也可以經(jīng)過簡單的掩模重設(shè)計對它進行修改。測試配置如圖2所示。微控制器內(nèi)核無法測試HDC內(nèi)部的小模塊，這些模塊必須通過如圖3所示的MBIST(存儲器內(nèi)置自檢)結(jié)構(gòu)進行測試。因此在一個專用的存儲器測試儀上用單個測試插入就可以執(zhí)行所有的存儲器測試，第二步完成冗余單元的融接。

b) 用于雙端口SRAM的軟件BIST

通過下載軟件和使用處理器實現(xiàn)BIST算法完成對設(shè)計中雙端口SRAM的測試。并不是SoC器件中的所有SRAM都可以直接被處理器讀寫，因此可能還需要額外的邏輯，如FIFO。雖然一般情況下BIST算法不是太復雜，但仍需要為這種方法在準備軟件測試式樣方面作出一些努力。然而還需十分小心以確保創(chuàng)建片上MBIST邏輯時考慮了RAM的硬件版圖(圖3)。軟件方法的優(yōu)點在于，至少對于大多數(shù)SRAM來說，MBIST執(zhí)行訪問的方式和速度與功能訪問完全相同。

c) DFM

所有SRAM測試都能創(chuàng)建位故障圖(BFM)，一般通過CPU的數(shù)據(jù)總線輸出BFM。這些BFM就是基本的DFM，可以為工藝工程師學習和改善良品率提供必要的信息。

DRAM測試

圖4：DRAM測試配置。

在過去幾年中，嵌入式DRAM測試一直是重點開發(fā)對象，在這個SoC器件中已經(jīng)實現(xiàn)了相關(guān)文獻中提及的一些想法。DRAM BIST能夠進行內(nèi)置冗余計算(也被稱為BISR(內(nèi)置自修))，但該功能一般不用。BIST邏輯本身是利用ATPG模式和LSSD掃描寄存器進行測試的。DRAM配置用于高度并行的測試。DRAM測試時間一般要比邏輯測試時間長得多，因此我們需要重點關(guān)注高度并行的測試以減少每個器件的有效測試時間。

嵌入式DRAM預融接測試是在專門的存儲器測試儀上使用直通模式下的BIST完成的(圖4)。采用這種方法的原因是可以通過減少冗余修補計算時間和高度并行測試縮短測試時間。專用存儲器測試儀具有一些典型的優(yōu)勢：為存儲器測試算法提供硬件支持，為整個數(shù)兆存儲器提供存儲和分析故障位信息的容量，可以為高度并行測試提供大量充足的電源。

為了方便與存儲器ATE一起使用，對本文提及的SoC器件做了適當?shù)男薷?。為了配置成存儲器，該器件需要最小的測試模式輸入(預備序列)。一旦配置好后，就能提供典型的包括可訪問冗余數(shù)據(jù)輸入和輸出的存儲器接口。通過限制地址和數(shù)據(jù)輸入的數(shù)量以及在裸模的二個相向邊沿物理定位所有必須的襯墊實現(xiàn)高度并行的測試(圖4)。

利用BIST完成DRAM測試

如前所述，DRAM模塊內(nèi)含一個BIST控制器，可以利用一條IEEE1149.1指令對芯片作出適當配置后激活該控制器(圖4)。當融接完成后，可以不用專門考慮存儲器修復即可在標準邏輯ATE上進行DRAM測試。所需的連接數(shù)量也有大幅下降，因為BIST可以產(chǎn)生地址和片上控制信號，并產(chǎn)生單次通過/失敗結(jié)果。

DFM原理可以用來指導DRAM結(jié)構(gòu)的開發(fā)。重點不是限制襯墊的數(shù)量和位置，而是使嵌入式存儲器具有最大的可控制性和可觀察性，并可以通過JTAG控制器選擇最小測試模式入口序列。然而，實際使用的是更寬的控制和數(shù)據(jù)總線訪問，包括裸片各邊沿上的襯墊。這種模式適用于故障分析，在生產(chǎn)測試過程中并不使用，因為SRAM測試同樣會創(chuàng)建位故障圖，并將它傳送給ATE用于進一步分析。

上述SoC器件中包含有二個環(huán)形振蕩器，主要用于生產(chǎn)期間的速度測試。這二個環(huán)形振蕩器的固有周期約為2ns，并各自連接32分頻邏輯電路。因此典型的外部周期是64ns，由此產(chǎn)生的速度就可以用標準的ATE進行測量。為了方便比較走線和門延時效應(yīng)，通常使用一個具有密集版圖的環(huán)形振蕩器和一個具有人工分布版圖的環(huán)形振蕩器。環(huán)形振蕩器的測試結(jié)果表明了硅片速度，從而允許用戶跟蹤工藝變化，并排除速度太慢或太快的器件。

本文小結(jié)

本文主要討論了一個具有可測性設(shè)計和可制造性設(shè)計的新型單片系統(tǒng)，同時提出了這樣一個集成了嵌入式DRAM和模擬模塊以及較常見的數(shù)字邏輯和靜態(tài)RAM的系統(tǒng)在生產(chǎn)測試中所面臨的挑戰(zhàn)。為了滿足測試要求，需要采取各種不同的策略，同時利用單個標準的IEEE1149.1接口將被測器件配置成各種相應(yīng)的模式。

將來設(shè)計師必須了解更多的測試信息。隨著技術(shù)和密度的提高，制造商可以在單個芯片中集成更多的單元，設(shè)計師只具備掃描和BIST技術(shù)的基本知識是遠遠不夠的。為了針對任何特殊器件選出最適合的測試策略，設(shè)計師必須通曉各種可能的器件生產(chǎn)測試方法。