一種新的基于FPGA的數(shù)據(jù)格式轉(zhuǎn)換方法
加入技術(shù)交流群
3 仿真結(jié)果及分析
首先用ModelSim進(jìn)行功能仿真，其結(jié)果如圖3所示。輸入的實數(shù)為125．763，輸出結(jié)果經(jīng)Matlab逆向求值同輸入值進(jìn)行比較，驗證了轉(zhuǎn)換結(jié)果的正確性。一個數(shù)的正確轉(zhuǎn)換并不能說明問題，下面將驗證此轉(zhuǎn)換方法的可行性。本文引用地址：http://www.ex-cimer.com/article/190975.htm
選取具有代表性的實數(shù)對轉(zhuǎn)換方法的性能進(jìn)行驗證。主要驗證兩個方面：
(1)是否在預(yù)定域內(nèi)具有全覆蓋性；
(2)是否能對此域中的最小值進(jìn)行有效表示。
結(jié)果如表1所示。
根據(jù)轉(zhuǎn)換原理，最小值所轉(zhuǎn)換的誤差最大，但最大值的轉(zhuǎn)換誤差不一定最小(因為存在舍入)。這個最大的轉(zhuǎn)換誤差在10-5量級，當(dāng)待轉(zhuǎn)換實數(shù)的絕對值大于整數(shù)1時，轉(zhuǎn)換的誤差將小于10-5量級，可達(dá)10-9量級。這樣的轉(zhuǎn)換誤差可以滿足大多數(shù)浮點運算環(huán)境下的精度需要。實驗驗證了此轉(zhuǎn)換方法的有效性和“全覆蓋性”。
在完成仿真測試后，將程序進(jìn)行綜合，布局布線，最后生成位流文件下載到FPGA芯片中進(jìn)行驗證。在實際的芯片中將轉(zhuǎn)換結(jié)果和已仿真得到的結(jié)果進(jìn)行比較，并輸出指示信號。從實際的電路輸出結(jié)果看，和仿真結(jié)果完全一致，證明了此方法在實際芯片中可行性。因為采用的是流水線操作，所以仿真所用的周期數(shù)和實際周期數(shù)是一致的。該實驗在50 MHz的時鐘下用時6個周期(即0．12μs)完成轉(zhuǎn)換操作。而在最常用的串口傳輸波特率9 600 b／s下，傳送1個碼元的時間為10-1ms量級。從而可以得出：完成從ASCII碼所表示的實數(shù)(-9 999．999 9～+9 999．999 9)到單精度浮點的轉(zhuǎn)換所用的時間將在10-1μs量級以下，具有較高的實時性。
4 結(jié)語
本文使用ISE 9．1i和ModelSim軟件平臺，選用Spartan 3E XC3SS00E FPGA芯片，采用VHDL硬件描述語言，對系統(tǒng)進(jìn)行了功能仿真和下載驗證，并借助MATLAB軟件對轉(zhuǎn)換結(jié)果進(jìn)行驗證分析。從實驗結(jié)果看，將范圍在-9 999．999 9～+9 999．999 9的實數(shù)轉(zhuǎn)換為單精度浮點數(shù)表示所產(chǎn)生的誤差可以滿足大多數(shù)浮點運算環(huán)境下的精度要求；在時鐘為50 MHz的情況下，轉(zhuǎn)換所用時間為10-1μs量級，完全可以滿足非特殊情況的高速數(shù)字信號處理。本文的實現(xiàn)向單精度浮點的轉(zhuǎn)換占用1 161個slice資源，在FPGA發(fā)展到今天，F(xiàn)PGA的容量和資源都有了很大提高的情況下，這樣的資源占用量在大多數(shù)應(yīng)用中是可以承受的。本文的設(shè)計可以很容易地根據(jù)實際實數(shù)的范圍進(jìn)行調(diào)整，并且可以推廣到其他浮點格式，可有效地為浮點IP核提供快速且具有高精度的數(shù)據(jù)源。
評論