基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：為了在提高數(shù)據(jù)采集卡的速度的同時(shí)降低成本，設(shè)計(jì)了一種應(yīng)用流水線存儲(chǔ)技術(shù)的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)應(yīng)用軟件與硬件相結(jié)合的方式來(lái)控制實(shí)現(xiàn)，通過(guò)MAX1308模數(shù)轉(zhuǎn)換器完成ADC的轉(zhuǎn)化過(guò)程，采用多片Nandflash流水線數(shù)據(jù)存儲(chǔ)模式對(duì)高速采集的數(shù)據(jù)進(jìn)行存儲(chǔ)。搭建硬件電路，并在FPGA內(nèi)部通過(guò)編寫(xiě)VHDL語(yǔ)言實(shí)現(xiàn)了采集模塊、控制與存儲(chǔ)模塊和Nandflash存儲(chǔ)功能。調(diào)試結(jié)果表明，芯片的讀寫(xiě)時(shí)序信號(hào)對(duì)應(yīng)的位置準(zhǔn)確無(wú)誤，沒(méi)有出現(xiàn)時(shí)序混亂，且采集速度能保持在10 Mh／s以上。系統(tǒng)實(shí)現(xiàn)了低成本、高速多路采集的設(shè)計(jì)要求。
關(guān)鍵詞：高速采集；流水線存儲(chǔ)；FPGA

0 引言
為使計(jì)算機(jī)能對(duì)數(shù)據(jù)采集系統(tǒng)輸入的模擬量進(jìn)行處理，必須經(jīng)由數(shù)據(jù)采集系統(tǒng)將模擬量轉(zhuǎn)化為數(shù)字量。FPGA是在CPLD等邏輯器件的基礎(chǔ)上發(fā)展起來(lái)的，其高集成度能大大縮小電路板的尺寸，降低系統(tǒng)成本，提高系統(tǒng)的性能和可靠性，適合于時(shí)序、組合等邏輯電路的應(yīng)用場(chǎng)合。一個(gè)完整成型的探測(cè)系統(tǒng)通常都有采集儲(chǔ)存部分，無(wú)論是電信號(hào)、光信號(hào)、聲音信號(hào)等在被探測(cè)器接收到后，大部分都需要轉(zhuǎn)化為數(shù)字信號(hào)才能再傳給處理器完成分析、判斷的過(guò)程。現(xiàn)在的一些高速大容量采集系統(tǒng)，往往價(jià)格比較昂貴。本論文主要論述一種應(yīng)用FPGA等來(lái)控制，采用多片Nandflash存儲(chǔ)的低成本、高速、多路、可靠的數(shù)據(jù)采集系統(tǒng)，本文主要探討硬件設(shè)計(jì)和存儲(chǔ)設(shè)計(jì)。

1 系統(tǒng)總體設(shè)計(jì)方案
數(shù)據(jù)采集系統(tǒng)的工作原理是：各種信息經(jīng)過(guò)傳感器后轉(zhuǎn)化成模擬電量信號(hào)，通過(guò)ADC將模擬量轉(zhuǎn)換為數(shù)字量信號(hào)，而后進(jìn)行傳輸存儲(chǔ)和處理。本系統(tǒng)中，在軟件和硬件相結(jié)合的控制下，系統(tǒng)將采集到的模擬信號(hào)經(jīng)過(guò)A／D轉(zhuǎn)換器件轉(zhuǎn)換后，將轉(zhuǎn)換結(jié)果先緩存到FIFO，再轉(zhuǎn)存到非易失性Nandtlash陣列中。其中，F(xiàn)IFO不但可以實(shí)現(xiàn)緩存功能，還可以解決A／D轉(zhuǎn)換之后數(shù)據(jù)位數(shù)跟Nandflash存儲(chǔ)器的數(shù)據(jù)線位數(shù)不匹配的矛盾。如圖1系統(tǒng)總體設(shè)計(jì)方案框圖所示，本系統(tǒng)采用FPGA內(nèi)部軟核microblaze處理器作主控制器即軟件控制器，而FPGA內(nèi)部邏輯資源則用于產(chǎn)生硬件控制時(shí)序，整個(gè)系統(tǒng)就是在兩者相結(jié)合協(xié)調(diào)下進(jìn)行數(shù)據(jù)的采集以及傳輸。