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基于FPGA直接序列擴(kuò)頻系統(tǒng)的設(shè)計(jì)

作者：時(shí)間：2011-08-25 來(lái)源：網(wǎng)絡(luò)

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4 系統(tǒng)的FPGA實(shí)現(xiàn)
系統(tǒng)選擇Ahera公司生產(chǎn)的CycloneIII系列的FPGA(EP3C10E144C8N)。Ahera公司的這款CycloneIII FPGA比上一代FPGA的功耗低75％，共有144個(gè)引腳組成，這些I／O引腳支持6種單端信號(hào)標(biāo)準(zhǔn)、8種差分標(biāo)準(zhǔn)，含有10 kbit邏輯單元(LE)，23個(gè)數(shù)字信號(hào)處理(DSP)乘法器，存儲(chǔ)器達(dá)400 kbit，CycloneIII系列比前一代產(chǎn)品每邏輯單元成本降低20％，使設(shè)計(jì)人員能夠更多地在成本敏感的應(yīng)用中使用FPGA。
將VHDL源程序通過(guò)JTAG口下載到FPGA中，配置好FPGA引腳后，用排針將FPGA的引腳引出，將FPGA的輸出引腳分別與示波器的輸入相連接，觀察系統(tǒng)波形如圖7所示。從圖中可以看出FPGA輸出波形圖與仿真圖吻合，從而驗(yàn)證了系統(tǒng)VHDL程序的正確性與可行性。另外，由于系統(tǒng)時(shí)鐘頻率較高，波形存在較為較為明顯的過(guò)沖現(xiàn)象。

本文引用地址：http://www.ex-cimer.com/article/191036.htm

5 結(jié)束語(yǔ)
提出了一種基于FPGA的直接序列擴(kuò)頻系統(tǒng)的設(shè)計(jì)，旨在使無(wú)線通信系統(tǒng)具有較強(qiáng)的抗干擾性和可靠性。在Altera公司的Quartus II軟件平臺(tái)上，利用了硬件描述語(yǔ)言VHDL和原理圖相結(jié)合的方法進(jìn)行了電路的設(shè)計(jì)實(shí)現(xiàn)，并將程序下載到FPGA中，利用示波器觀察輸出波形，通過(guò)輸出波形結(jié)果觀察本系統(tǒng)的擴(kuò)頻解擴(kuò)性能。

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