片上系統(tǒng)（SOC）設(shè)計與EDA

利用EDA工具和硬件描述語言（HDL），根據(jù)產(chǎn)品的特定要求設(shè)計性能價格比高的片上系統(tǒng)，是目前國際上廣泛使用的方法。與傳統(tǒng)的設(shè)計方法不同，在設(shè)計開始階段并不一定需要具體的單片微控制器（MCU）和開發(fā)系統(tǒng)(仿真器)以及帶有外圍電路的線路板來進(jìn)行調(diào)試，所需要的只是由集成電路制造廠家提供的用HDL描述的MCU核和各種外圍器件的HDL模塊。設(shè)計人員在EDA工具提供的虛擬環(huán)境下，不但可以編寫和調(diào)試匯編程序，也可以用HDL設(shè)計、仿真和調(diào)試具有自己特色的快速算法電路和接口，并通過綜合和布線工具自動轉(zhuǎn)換為電路結(jié)構(gòu)，與制造廠家的單元庫、宏庫及硬核對應(yīng)起來，通過仿真驗證后，即可投片制成專用的片上系統(tǒng)（SOC)集成電路。

一、 芯片設(shè)計和制造是電子工業(yè)發(fā)展的基礎(chǔ)

近10年來我國的電子工業(yè)取得了很大的進(jìn)步，無論在消費類產(chǎn)品如電視、錄像機(jī)還是在通信類產(chǎn)品如電話、網(wǎng)絡(luò)設(shè)備方面，產(chǎn)品的檔次和產(chǎn)量都有快速的提高。但這些產(chǎn)品的核心部件——芯片，大多需要進(jìn)口，每年需要花費大量外匯來購買。許多產(chǎn)品技術(shù)檔次的提高也受制于芯片。由于高檔產(chǎn)品使用的新芯片價格昂貴，研制能在國際高檔產(chǎn)品市場競爭的電子產(chǎn)品和設(shè)備非常困難。我國目前能在國際市場上競爭的電子產(chǎn)品大多數(shù)還是中低檔的。由于核心芯片大多需要進(jìn)口，因此利潤非常低，主要依靠我國相對較廉價的勞動力才能在市場中生存。

在21世紀(jì)的頭5年中，如果我們還不能掌握核心芯片的設(shè)計和制造技術(shù)，電子工業(yè)很難在20年內(nèi)趕上國際先進(jìn)水平。核心芯片的設(shè)計是高級技術(shù)，但并非每一種核心芯片都是非常難設(shè)計和制造的，大多數(shù)中低檔電子產(chǎn)品中的片上系統(tǒng)SOC(System on Chip)并不復(fù)雜。目前，我國許多電子工程師已掌握了傳統(tǒng)的微控制器系統(tǒng)開發(fā)手段:編寫匯編程序，利用開發(fā)系統(tǒng)進(jìn)行仿真來調(diào)試匯編程序和接口信號。在這一基礎(chǔ)上，如果掌握一些常用的EDA工具，了解復(fù)雜數(shù)字系統(tǒng)的設(shè)計思路并能主動深入地學(xué)習(xí)HDL語言，不但能設(shè)計出具有自己知識產(chǎn)權(quán)的微控制器和線路板，甚至能設(shè)計出幾萬門甚至幾百萬門的專用數(shù)字信號處理芯片和片上系統(tǒng)。

二、 掌握HDL是利用EDA工具--開發(fā)片上系統(tǒng)的敲門磚

由于設(shè)計的復(fù)雜性，必須有一種語言能在各個層面上精確地為各種電路行為和結(jié)構(gòu)建立模型，以便在計算機(jī)上對設(shè)計是否正確進(jìn)行仿真。HDL特別是Verilog HDL得到在第一線工作的設(shè)計工程師的特別青睞，不僅因為HDL與C語言很相似，學(xué)習(xí)和掌握它并不困難，更重要的是它在復(fù)雜的SOC的設(shè)計上所顯示的非凡性能和可擴(kuò)展能力。在數(shù)字系統(tǒng)設(shè)計的仿真領(lǐng)域，HDL早在10多年前就已得到全世界數(shù)字系統(tǒng)設(shè)計工程師的廣泛承認(rèn)，是目前世界上應(yīng)用最普及的硬件描述語言。特別是近年來在數(shù)字系統(tǒng)自動綜合方面也已顯示出它旺盛的生命力。Verilog HDL還支持模擬電路的設(shè)計。Open Verilog International(以下簡稱OVI)組織，最近已公布Verilog-AMS語言參考手冊（Language Refe-rence Manual，以下簡稱LRM）的草案，在這個草案里定義了這種可用于模擬和數(shù)字混合信號系統(tǒng)設(shè)計的硬件描述語言。 Verilog-AMS硬件描述語言是符合IEEE 1364標(biāo)準(zhǔn)的Verilog HDL的1個子集。它覆蓋了由OVI組織建議的Verilog HDL的定義和語義，目的是讓數(shù)?；旌闲盘柤呻娐返脑O(shè)計者，既能用結(jié)構(gòu)描述又能用高級行為描述來創(chuàng)建和使用模塊。所以，用Verilog HDL語言可以使設(shè)計者在整個設(shè)計過程的不同階段（從結(jié)構(gòu)方案的分析比較，直到物理器件的實現(xiàn)），均能使用不同級別的抽象。目前，在許多軟件公司的努力下，許多模型的開發(fā)工具正在出現(xiàn)，這必將大大加快模型的開發(fā)過程。他們提供了模擬電路模型的開發(fā)工具，如電路分析工具、行為建模工具、設(shè)計優(yōu)化工具和設(shè)計自動化工具。有的工具能生成電路部件的行為模型，這種行為模型可用于電路的仿真。有聯(lián)想能力的讀者和電子工程師們，通過諸如手機(jī)、商務(wù)通等新電子產(chǎn)品的不斷涌現(xiàn)，不難想像它們確實是設(shè)計方法革命性變革的產(chǎn)物。

三、 SOC的設(shè)計宜先從數(shù)字系統(tǒng) 開始逐步過渡到數(shù)?；旌舷到y(tǒng)

由于數(shù)字系統(tǒng)的基本部件比較簡單,無非是一些與門、或門、非門、觸發(fā)器、多路器等，宏器件無非是一些加法器、乘法器等。設(shè)計數(shù)字系統(tǒng)的EDA工具也比較容易免費得到,一些簡單的CPU核也可以在網(wǎng)上免費得到，即使是很先進(jìn)的CPU核，如果需要投片即制成真正的ASIC，也可以通過與集成電路制造廠家協(xié)商得到。在投片制造之前，還可以用FPGA來驗證所設(shè)計的復(fù)雜數(shù)字系統(tǒng)的電路結(jié)構(gòu)是否正確。要做到這一點首先要搞清楚1個概念：這些數(shù)字系統(tǒng)的基本部件、宏器件或CPU核都是用HDL語言描述的，有的使用結(jié)構(gòu)級的描述；有的采用用戶自定義原語UDP（即邏輯真值表）描述；有的使用寄存器傳輸級描述；有的使用高級行為描述。不管用哪一級別的HDL語言，它們都屬于HDL語言（不是Verilog HDL,就是VHDL）。由于描述數(shù)字系統(tǒng)的HDL語言比較成熟，使用的年代比較長，仿真和綜合工具已經(jīng)成熟，開展這一領(lǐng)域的設(shè)計工作已沒有什么大的困難。SOC的設(shè)計可以先從單純的數(shù)字系統(tǒng)開始，在這個基礎(chǔ)上再開展數(shù)模混合信號系統(tǒng)的設(shè)計，可節(jié)省大量投資。電子芯片的設(shè)計已經(jīng)成為一種國際性的行業(yè)，許多年輕人有熱情參與這一項挑戰(zhàn)性行業(yè)。我國在提高工程教育質(zhì)量的基礎(chǔ)上，在腦力密集型知識產(chǎn)業(yè)方面有很大的優(yōu)勢。我們的電子專業(yè)大學(xué)生，大多數(shù)有很好的邏輯思維能力。關(guān)鍵是這項工作需要很好地組織和規(guī)劃，提高各種層次模塊的質(zhì)量、標(biāo)準(zhǔn)化和可重用性，以減少重復(fù)勞動，達(dá)到提高國際競爭能力的目的。

為進(jìn)一步減輕建模的重?fù)?dān)，美國許多EDA公司最近紛紛引進(jìn)了用于新型通信系統(tǒng)的部件庫。據(jù)報道，這些部件庫可讓設(shè)計小組的成員修改模型的方程來開發(fā)各種不同的模型，所需的開發(fā)時間只是原先所需時間的一小部分，所有這些模型都與新的數(shù)?；旌螲DL標(biāo)準(zhǔn)兼容。例如, Mentor Graphics公司除了宣布新的部件庫外，最近還透露了與Motorola公司合作搞了1個語言開發(fā)計劃，旨在為SOC的開發(fā)提供1條新的途徑，以激勵在多種芯片的設(shè)計領(lǐng)域中發(fā)展混合信號的應(yīng)用（包括在電磁傳感器和射頻通信芯片設(shè)計中），這能使工程師們從傳統(tǒng)的以Spice為基礎(chǔ)的模擬設(shè)計方法轉(zhuǎn)到更簡單的具有系統(tǒng)風(fēng)格的自上而下的設(shè)計方法。采用這種方法就能把用不同的行為描述語言表達(dá)的混合信號部件模型放到1個設(shè)計中，來驗證整個設(shè)計。許多高技術(shù)公司不但引進(jìn)各種可改變參數(shù)的部件庫，還在努力開發(fā)模擬數(shù)字混合SOC的設(shè)計仿真工具。下面列出國外一些公司在數(shù)?；旌蟂OC方面最新的技術(shù)動態(tài):

1 Cadence公司由于把新出現(xiàn)的Verilog-AMS標(biāo)準(zhǔn)和不同的仿真算法與分析工具以及傳統(tǒng)的Spice網(wǎng)表（netlist）表示方法結(jié)合起來，這樣一個仿真器（即Spectre）就可以在設(shè)計流程的不同層次上應(yīng)用。Cadence公司也提供了Verilog-A的語言調(diào)試檢錯工具和圖形用戶界面。