片上系統(tǒng)（SOC）設(shè)計(jì)與EDA

2 Apteq設(shè)計(jì)系統(tǒng)公司在提供他們的Verilog-A產(chǎn)品時(shí)也給用戶一些模型示例。Apteq公司還提供1個(gè)有特色的Verilog-A插入件，它可以把OVI兼容的Verilog-A HDL功能塊加入到現(xiàn)存的Spice仿真環(huán)境中。該產(chǎn)品通過1個(gè)獨(dú)特的接插件的解決方案提供了統(tǒng)一的高性能的模擬HDL接口，使其能與任何一種Spice類型的仿真器相連接，保證了可移植的HDL的編譯，并能正確地評(píng)價(jià)不同種類的仿真器性能。Verilog-A插入件的工作機(jī)制是先把模擬的行為程序通過編譯轉(zhuǎn)化為1種中間的表達(dá)，這種表達(dá)可以被Spice的硬件描述語言插座（Socket）與其他的Spice部件共同的任務(wù)（如實(shí)例抽象、參數(shù)設(shè)置、加載和評(píng)價(jià)）用來運(yùn)行。該插入件可提供諸如模擬行為編碼的查錯(cuò)、優(yōu)化和解剖。而且如果需要仿真、全芯片的驗(yàn)證和測(cè)試，該Verilog-A插入件還有1個(gè)可選的二次編譯模式，可提供高速、本地編碼（native-code）的仿真性能。

3 Transcendent設(shè)計(jì)技術(shù)公司在其產(chǎn)品TransVerSE中提供Verilog-A/AMS的仿真能力。該產(chǎn)品的目的是仿真復(fù)雜的電子機(jī)械系統(tǒng)，它針對(duì)一些不同的工業(yè)領(lǐng)域，其中包括汽車工業(yè)、飛機(jī)工業(yè)、航天工業(yè)和消費(fèi)電子工業(yè)。TransVerSE支持Verilog-A、新出現(xiàn)的Verilog-AMS語言、Spice及其模型與子電路，還有用C語言寫的模型。

綜上所述,復(fù)雜SOC的設(shè)計(jì)是一項(xiàng)系統(tǒng)工程,需要組織社會(huì)多方面的人才。10多年來，國(guó)外通過許多高技術(shù)公司與大學(xué)研究機(jī)構(gòu)的互相合作和支持逐步達(dá)到了目前的水平。由于種種原因我國(guó)電子高技術(shù)芯片設(shè)計(jì)領(lǐng)域與國(guó)外交流比較少，國(guó)內(nèi)同行也很少聯(lián)系，水平相對(duì)落后。大學(xué)有關(guān)專業(yè)也缺少有經(jīng)驗(yàn)和有能力的教師，這些都是我們與美國(guó)等先進(jìn)國(guó)家的差距擴(kuò)大的原因。近幾年來由于Internet的普及，國(guó)外EDA工具的引進(jìn)，許多大FPGA廠商免費(fèi)贈(zèng)送的開發(fā)軟件，國(guó)內(nèi)產(chǎn)品升級(jí)的需求，從國(guó)外逐步轉(zhuǎn)移過來的中小型設(shè)計(jì)項(xiàng)目，以及年輕的大學(xué)畢業(yè)生和研究生們的熱情，使我們有可能在比較短的時(shí)間內(nèi)在復(fù)雜數(shù)字SOC設(shè)計(jì)領(lǐng)域趕上去。

四、 數(shù)字SOC的設(shè)計(jì)——基本工具和方法

熟悉MCU開發(fā)的工程師們都知道，MCU的開發(fā)需要開發(fā)系統(tǒng)。開發(fā)系統(tǒng)通常以PC機(jī)為基礎(chǔ)，運(yùn)用開發(fā)系統(tǒng)廠商提供的軟件和仿真器就可以針對(duì)MCU所編寫的匯編進(jìn)行編譯和調(diào)試，并可以把編譯后的機(jī)器代碼下載到樣機(jī)系統(tǒng)中運(yùn)行和調(diào)試。數(shù)字SOC的設(shè)計(jì)方法與此很相近，所不同的是我們?cè)谧龇抡鏁r(shí)往往用1個(gè)MCU的核來代替真正的MCU。MCU可以是運(yùn)行在某種FPGA上的固核(Firm Core)或某種ASIC工藝的硬核或是用HDL語言描述的可綜合(或不可綜合)的軟核(或虛擬模塊)。調(diào)試運(yùn)行在MCU上的匯編與傳統(tǒng)的調(diào)試方法沒有實(shí)質(zhì)性的差別。主要的差別在于傳統(tǒng)的方法必須把程序代碼加載到樣機(jī)系統(tǒng)中，才可以進(jìn)行硬件和軟件配合的調(diào)試；而數(shù)字SOC的設(shè)計(jì)環(huán)境可以允許完全在虛擬硬件的環(huán)境下對(duì)硬件和軟件的配合進(jìn)行調(diào)試。因?yàn)樵谶@種環(huán)境下各個(gè)具體硬件模塊是基于硬件描述語言的，而編譯后的機(jī)器代碼是一些二進(jìn)制磁盤文件,可以通過HDL的系統(tǒng)任務(wù),加載到HDL模塊中的存貯器變量中。調(diào)試的過程可以完全在HDL仿真環(huán)境下進(jìn)行。如果硬件需要修改，也只要重新編輯或修改個(gè)別模塊即可。待調(diào)試基本結(jié)束后，可以把整個(gè)硬件系統(tǒng)包括MCU的核加載到1個(gè)容量較大的FPGA上進(jìn)行硬件、軟件聯(lián)合調(diào)試，進(jìn)行實(shí)際電路結(jié)構(gòu)的驗(yàn)證。這樣的驗(yàn)證通過以后，硬件的結(jié)構(gòu)就可以確定下來。如果需要的批量比較大，就可以考慮投片，余下的投片驗(yàn)證和成品率的驗(yàn)證可以由后端集成電路廠家來做。對(duì)于MCU嵌入式系統(tǒng)的設(shè)計(jì)人員來說，要學(xué)會(huì)SOC的設(shè)計(jì)方法并不難，只是改變一下仿真環(huán)境和學(xué)習(xí)HDL語言。在學(xué)習(xí)HDL語言時(shí)，筆者認(rèn)為先學(xué)習(xí)Verilog HDL比較好：一是容易入門；二是接受Verilog HDL代碼做后端芯片的集成電路廠家比較多，現(xiàn)成的硬核、固核和軟核比較多。在學(xué)習(xí)HDL語言時(shí)，要注意分清該語言兩種不同的應(yīng)用：一種是為自動(dòng)生成電路結(jié)構(gòu)，另一種是為了調(diào)試正在設(shè)計(jì)的電路結(jié)構(gòu)。目前，能自動(dòng)生成電路結(jié)構(gòu)的HDL語言子集很小，語法現(xiàn)象非常有限，程序模塊的格式也變化不大，比較好掌握。而為了調(diào)試的HDL語言包括的語法現(xiàn)象很廣，測(cè)試模塊的風(fēng)格也多種多樣。有興趣的讀者如有一定的C語言編程基礎(chǔ)，也有一些硬件基礎(chǔ)知識(shí)，可以在1本好書的指導(dǎo)下，通過自學(xué)，在2個(gè)月內(nèi)學(xué)會(huì)，可以從簡(jiǎn)單逐步過渡到復(fù)雜的SOC設(shè)計(jì)。

五、 介紹1個(gè)實(shí)用的SOC設(shè)計(jì)環(huán)境

ALTERA公司最近推出1款SOC開發(fā)工具套件（名為Excalibur Development Kits）。因?yàn)樾阅鼙容^全面，故適用于數(shù)字SOC的開發(fā)。該開發(fā)套件包括SOC開發(fā)所必需的各種工具和資源軟件、可以重構(gòu)的硬件電路結(jié)構(gòu)驗(yàn)證平臺(tái)和使用說明書?？梢允褂玫能浖Y源包括供選用的多種嵌入式處理器核、 ALTERA系列FPGA開發(fā)工具（名為Quartus，可以進(jìn)行HDL設(shè)計(jì)的仿真、綜合和布局、布線），還有工業(yè)標(biāo)準(zhǔn)的C/C++編譯器?？芍貥?gòu)的硬件平臺(tái)可以用來驗(yàn)證設(shè)計(jì)是否正確，在表示硬件結(jié)構(gòu)電路的代碼生成后，通過PC機(jī)加載，可以重構(gòu)其電路，通過運(yùn)行重構(gòu)的電路來達(dá)到驗(yàn)證的目的。開發(fā)軟件包中可嵌入的CPU核有許多種可供選擇，它們都是高性能的RISC結(jié)構(gòu)CPU，其中最高的為64位結(jié)構(gòu)，運(yùn)行最高速度可達(dá)200 MIPS，適用的應(yīng)用領(lǐng)域非常廣。其中有1種ALTERA公司自行開發(fā)的CPU核（名為Nios），在ALTERA公司APEX系列的FPGA上實(shí)現(xiàn)其電路結(jié)構(gòu)的運(yùn)行是非常容易的，也不需要付專利費(fèi)。這種CPU核是1種參數(shù)化的軟核，設(shè)計(jì)人員可以根據(jù)應(yīng)用的需要對(duì)CPU核本身進(jìn)行優(yōu)化，還可以增加外圍電路的功能。這些工作無非是編寫一些新的HDL模塊或改寫一些現(xiàn)存的HDL模塊中的參數(shù)，再編譯一下即可完成。這種CPU核只占APEX系列 FPGA芯片的 2%的資源。如果需要提高處理速度，可以用多個(gè)Nios核來并行處理，這樣的并行系統(tǒng)包括外圍電路完全可以在1塊ALTERA公司的APEX系列的FPGA上實(shí)現(xiàn)。所以，筆者認(rèn)為SOC的設(shè)計(jì)并非是遙遠(yuǎn)不可及的事情。我們可以購(gòu)買1套這樣的系統(tǒng)，先從FPGA的開發(fā)做起，再根據(jù)市場(chǎng)的需求數(shù)量，決定是否移植到ASIC上。由于我們的設(shè)計(jì)由可綜合風(fēng)格的HDL模塊來描述，所以移植時(shí)也相對(duì)比較容易，所需的只是用ASIC綜合工具（如Synposys或Ambit等）做一下綜合，再用有關(guān)的外圍模型做一下帶布線延遲的門級(jí)結(jié)構(gòu)仿真驗(yàn)證，如果沒有問題即可交給集成電路廠家做投片試驗(yàn)。

結(jié)束語

希望大家在原有工作的基礎(chǔ)上，盡快掌握利用HDL語言的設(shè)計(jì)方法，利用相對(duì)比較便宜的高層次FPGA開發(fā)工具，把SOC的開發(fā)工作搞起來。爭(zhēng)取在下一個(gè)5年中，基礎(chǔ)芯片的設(shè)計(jì)工作有較大的進(jìn)步，這樣電子工業(yè)發(fā)展就有了較好的基礎(chǔ)。讓我們?yōu)閷?shí)現(xiàn)這個(gè)共同目標(biāo)一起努力工作。