基于FPGA的交通燈系統(tǒng)控制設(shè)計(jì)
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1．3．4 數(shù)字比較一組合邏輯控制
該模塊將狀態(tài)定時模塊輸出的時間與時間節(jié)點(diǎn)進(jìn)行比較，從而確定電路處于22 s或者16 s的具體的某個狀態(tài)。由表1可知，東西(I)或南北(J)的控制狀態(tài)都有3個階段的控制邏輯，分別對應(yīng)3個時間段：1～3 s，4～6 s和大于6 s，因此，采用數(shù)字比較器進(jìn)行比較，確定定時值小于4 s或大于6 s，方法如圖7所示，采用4片7485數(shù)字比較器，兩兩級聯(lián)，其中一個由狀態(tài)定時模塊的輸出與4即二進(jìn)制0100比較；另一個由狀態(tài)定時模塊的輸出與6即二進(jìn)制0110比較。本文引用地址：http://www.ex-cimer.com/article/191050.htm
編寫組合邏輯真值表，將狀態(tài)信號S，兩個數(shù)字比較器的輸出Y1，Y2和1 Hz脈沖作為輸入，各個燈的狀態(tài)作為輸出。從而根據(jù)邏輯關(guān)系得出對應(yīng)時間電路的狀態(tài)，控制紅、黃、綠燈處于不同的狀態(tài)。S判斷電路處于22 s狀態(tài)還是16 s狀態(tài)，Y1，Y2區(qū)分東西、南北六個階段狀態(tài)，1 Hz脈沖實(shí)現(xiàn)綠燈閃爍。
2 電路的組構(gòu)與調(diào)試
來用QuartusⅡ軟件設(shè)計(jì)各個模塊，并進(jìn)行仿真。確認(rèn)結(jié)果后，下載至FPGA實(shí)驗(yàn)板中，進(jìn)行相應(yīng)的硬件調(diào)試，調(diào)試結(jié)果與仿真結(jié)果相一致。圖8為仿真波形，系統(tǒng)上電需要調(diào)整的過程，因此電路正常工作前重復(fù)了22s的狀態(tài)。
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