基于改進(jìn)的CORDIC算法的FFT復(fù)乘及其FPGA實(shí)現(xiàn)

3.3 模校正因子的實(shí)現(xiàn)
基本CORDIC算法中在n級迭代執(zhí)行之后，被旋轉(zhuǎn)向量的模已經(jīng)被改變了，算法的完全實(shí)現(xiàn)應(yīng)該附加一個模校正環(huán)節(jié)，即Xn、Yn乘以模校正因子。對于迭代次數(shù)N大于10的CORDIC算法，其模校正因子可認(rèn)為已趨近常數(shù)K=0.607 25。而直接在流水結(jié)構(gòu)后附加乘法器的直接實(shí)現(xiàn)方法，使原本由移位器和加法器組成的整體結(jié)構(gòu)變得不規(guī)則，同時乘法器一級速度的變慢會降低整個流水的吞吐率[3，4]。

這樣分解后，被旋轉(zhuǎn)向量與K的乘轉(zhuǎn)化為簡單的移位加減運(yùn)算，從而可以解決乘法器一級速度變慢而降低整個流水線吞吐率的問題。其硬件實(shí)現(xiàn)結(jié)構(gòu)如圖2所示。這種結(jié)構(gòu)進(jìn)一步降低了硬件復(fù)雜度，與前面的流水線CORDIC結(jié)構(gòu)相似，使整體結(jié)構(gòu)更加規(guī)則統(tǒng)一，有利于VLSI實(shí)現(xiàn)。

4 FFT復(fù)乘的FPGA實(shí)現(xiàn)
由于軟件和DSP實(shí)現(xiàn)的速度較慢，而FPGA資源豐富，組織結(jié)構(gòu)便于采用流水線結(jié)構(gòu)和并行運(yùn)算，其速度快、擴(kuò)展能力強(qiáng)，所以CORDIC算法的移位、加減法運(yùn)算和流水線結(jié)構(gòu)更容易在FPGA上實(shí)現(xiàn)。本文在Altera公司的QuartusⅡ7.2軟件環(huán)境下使用VHDL，利用上述各種算法設(shè)計(jì)了16 bit寬的FFT復(fù)乘模塊并在CycloneⅡ EP2C35F672C6芯片上進(jìn)行驗(yàn)證。
圖3為改進(jìn)的16級流水線結(jié)構(gòu)的CORDIC算法實(shí)現(xiàn)復(fù)乘模塊的頂層結(jié)構(gòu)圖，address為ROM的地址，Xi_re、Xi_im為輸入序列的實(shí)部和虛部，Xo_re、Xo_im為旋轉(zhuǎn)后的實(shí)部和虛部。輸入數(shù)據(jù)為16 bit寬，為提高精度，對所有內(nèi)部信號及輸出信號都用20 bit的補(bǔ)碼。整個復(fù)乘主要由系數(shù)ROM、預(yù)旋轉(zhuǎn)、16級流水線CORDIC迭代、系數(shù)寄存器和模校正因子K 5個模塊組成。

小，但不能完全消除。

圖5為改進(jìn)的CORDIC算法實(shí)現(xiàn)FFT復(fù)乘資源消耗與最高工作速度情況。傳統(tǒng)的復(fù)乘要4個乘法器，所以傳統(tǒng)的復(fù)乘要實(shí)現(xiàn)16 bit位寬復(fù)乘需用此芯片中的8個9 bit乘法單元，而從資源消耗情況來看，改進(jìn)的CORDIC算法實(shí)現(xiàn)此復(fù)乘沒有用乘法器，整個邏輯單元消耗也只有4%；另外基于改進(jìn)的CORDIC算法的復(fù)乘最高工作頻率達(dá)到了190 MHz，與傳統(tǒng)CORDIC算法的復(fù)乘速度（約130 MHz）相比有較大提高，在節(jié)約資源的同時提高了工作速度。

本文利用定點(diǎn)FFT復(fù)乘運(yùn)算中旋轉(zhuǎn)因子的旋轉(zhuǎn)系數(shù)可預(yù)先求出的特點(diǎn)，采用改進(jìn)流水線結(jié)構(gòu)的CORDIC算法，與傳統(tǒng)的CORDIC算法的復(fù)乘相比，不僅不需要乘法器實(shí)現(xiàn)了FFT運(yùn)算中序列與旋轉(zhuǎn)因子的復(fù)數(shù)乘運(yùn)算，并且在節(jié)約資源的同時提升了工作速度。這種基于改進(jìn)的CORDIC算法的復(fù)乘運(yùn)算對提高FFT處理器的速度和減少資源消耗有較大意義。同時，利用VHDL語言，采用模塊化設(shè)計(jì)思想，使得本設(shè)計(jì)可移植性強(qiáng)、通用性好，只需作少量改動（如增加位寬，增加迭代次數(shù)），便可滿足精度上的更高要求，具有一定的工程實(shí)際意義和應(yīng)用前景。
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