CPLD在DSP系統(tǒng)中的應(yīng)用設(shè)計(jì)
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2.2 BOOT模式的實(shí)現(xiàn)
為了滿足在復(fù)位有效期間對(duì)相應(yīng)管腳進(jìn)行配置，在復(fù)位無(wú)效時(shí)，使管腳進(jìn)入高阻態(tài)。以其中一個(gè)管腳為例，采用Verilog語(yǔ)言，用如下語(yǔ)句實(shí)現(xiàn)該功能：
assign hd0=(tp4)?rst_hd0:1′bz;
//復(fù)位有效期間，tp4為1，hd=rst_hdo，即為設(shè)定值；復(fù)位無(wú)效時(shí)，tp4=0,hd 為高阻態(tài)。
因?yàn)?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/DSP">DSP自舉有特定的時(shí)間要求，在復(fù)位信號(hào)結(jié)束后，配置管腳的值必須至少保持25ns。通過(guò)對(duì)復(fù)位信號(hào)作一定的延時(shí)，可以滿足要求。采用CPLD將信號(hào)作一定的延時(shí)，并不能簡(jiǎn)單地在信號(hào)后串接一些非門或其它門電路，因?yàn)殚_(kāi)發(fā)軟件在綜合設(shè)計(jì)時(shí)會(huì)將這些門作為冗余邏輯處理，達(dá)不到延時(shí)的效果。所以采用高頻時(shí)鐘驅(qū)動(dòng)一移位寄存器，對(duì)移位寄存器進(jìn)行正確的設(shè)置后，輸出即為延時(shí)后的數(shù)據(jù)。語(yǔ)句如下：
always@(posedge eclkout2) //采用dsp的clkout=100MHz 二分頻后作延時(shí)
begin
if(svs_rst_) //svs_rst_低電平，count始終置1010
begin
count=4'b1010;
end
else if(count==4'b0000) //0000則保持
begin
count=4'b0000;
end //svs_rst_高電平，count
開(kāi)始計(jì)數(shù)
else
begin
count=count+4'b0001; //記六次至0000
end
end
assign tp4=count[3];
仿真效果如圖4所示。由仿真波形可見(jiàn)，CPLD的信號(hào)輸出完全符合DSP BOOT 的兩個(gè)要求。本文引用地址：http://www.ex-cimer.com/article/191213.htm
2.3 HPI口接口邏輯的實(shí)現(xiàn)
圖像壓縮編碼器通過(guò)DSP的 HPI口與網(wǎng)絡(luò)模塊連接，實(shí)現(xiàn)圖像的網(wǎng)絡(luò)傳輸。TMS320C6202的HPI口是指其擴(kuò)展總線的主機(jī)口接口部分。經(jīng)過(guò)編碼器編碼后的MPEG-4圖像數(shù)據(jù)以幀為單位存放在DSP內(nèi)部存儲(chǔ)器中，外部主機(jī)通過(guò)HPI口讀取。現(xiàn)以MCF5272微處理器與HPI口通信為例進(jìn)行說(shuō)明。
MCF5272將10/100MB以太網(wǎng)控制器和一個(gè)USB模塊等通信外圍設(shè)備結(jié)合起來(lái), 是一款高集成的ColdFire微處理器。詳見(jiàn)參考文獻(xiàn)[4]。
MCF5272與TMS320C6202連接采用異步從屬工作方式，MCF5272作為上行機(jī)，TMS320C6202作為從屬機(jī)。由MCF5272高位地址線模擬XCNL、XR_W信號(hào)，TMS320C6202的多功能串行口3工作在GPIO模式下模擬信號(hào)，為MCF5272提供主機(jī)口中斷。本系統(tǒng)由CPLD——MAX7000編程實(shí)現(xiàn)兩者硬件接口。仿真后的時(shí)序如圖5所示，實(shí)驗(yàn)證明可以滿足雙方時(shí)序要求，實(shí)現(xiàn)數(shù)據(jù)傳輸。
以上所討論的邏輯并不復(fù)雜，采用74系列在一定程度上說(shuō)也可以完成。但是，采用CPLD具有以下優(yōu)勢(shì)：體系結(jié)構(gòu)和邏輯單元靈活、集成度高、適用范圍廣，因而采用CPLD的方案。
在開(kāi)發(fā)階段，通過(guò)硬件實(shí)現(xiàn)的控制信號(hào)往往不能確定，需要試驗(yàn)驗(yàn)證。而CPLD因其具有靈活性，逐漸成為DSP進(jìn)行信號(hào)處理不可或缺的協(xié)處理器。將相關(guān)控制信號(hào)接入CPLD，只需通過(guò)簡(jiǎn)單的編程即可實(shí)現(xiàn)各種需要的邏輯，避免了硬件上的改動(dòng)，使硬件邏輯控制更加方便靈活，對(duì)類似設(shè)計(jì)具有普遍意義。文中討論的防抖動(dòng)以及CPLD延時(shí)程序?qū)τ陬愃圃O(shè)計(jì)也有一定的借鑒意義。
本文介紹的CPLD在基于DSP的MPEG-4編碼壓縮模塊的系統(tǒng)中的應(yīng)用實(shí)例，已通過(guò)下載驗(yàn)證。應(yīng)用在工程實(shí)踐中，結(jié)果表明該設(shè)計(jì)是方便靈活且正確有效的。
評(píng)論