基于Cyclone III FPGA的DDR2接口設計分析
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表5 FPGA的Bottom邊Bank中DM的分配
了解清楚FPGA中的DQS，DQ和DM分配，我們再來看看DDR2的架構(gòu)。DDR2選用Micron生產(chǎn)的MT47H16M16BG-5E，其大小為16M×16bit，每一片分為4個Bank，每個Bank為4M×16bit。如果看到×16，你就認為這是一片×16架構(gòu)的DDR2，再按照FPGA上×16架構(gòu)的管腳去設計，那就大錯特錯了。
雖然該DDR2是16位的帶寬，但其卻有兩個DQS，分別是LDQS和UQDS，也就是說其實兩個DQS分別采樣低8位和高8位數(shù)據(jù)。請注意，即使是32位帶寬的DDR，其也有4個DQS，每個DQS也僅采樣8位數(shù)據(jù)。至于有沒有一個DQS能采樣16位或32位數(shù)據(jù)的DDR，這就不為人知了。
確定了DDR2的架構(gòu)，就確定了DDR2和FPGA的DQS，DQ和DM的連接方式。由于我們采用的是×8架構(gòu)的DDR2，所以一組內(nèi)的DQ僅需要8個，而有的DQS帶有9個DQ，在選用該DQ的時候只要任意選取其中的8個就可以。
在SSTL-18電平標準中，為了實現(xiàn)更高的信號頻率，輸入信號需要和一個參考電壓（VREF）進行比較輸出后才被認為是實際輸入。因為DDR2采用1.8V的SSTL電平進行數(shù)據(jù)傳輸，所以DDR2所在FPGA 的Bank電壓必須是1.8V，F(xiàn)PGA就必須在該Bank使用VREF參考電壓。在FPGA的每個Bank都有兩個VREF參考電壓輸入，該Bank的I/O分屬這兩個VREF組，如在Bank3存在VREFB3N0和VREFB3N1。
當FPGA的一個Bank存在VREF輸入或雙向的管腳時，為了防止輸出的開關噪聲轉(zhuǎn)移到VREF和限制輸送到VCCIO的噪聲水平，F(xiàn)PGA輸入輸出IO的位置有如下限制（BGA封裝的FPGA）：
• 每個VREF最多支持32個輸入；
• 在Top和Bottom Bank每12個連續(xù)的管腳最多只支持9個輸出。在Right和Left Bank每14個連續(xù)的管腳最多只支持9個輸出；
• 在VREF和輸出管腳（除了DQ和DQS）之間必須用兩個輸入或空腳進行隔離。一般是空著，因為輸入會因為輸出管腳引來的噪聲而導致讀入不正確；
• 如果不需VREF參考，一般在一個BANK中只要全部是同組數(shù)據(jù)總線或地址總線時，輸出個數(shù)不受限制（即受同一個OE控制的不受限制）。如果不是同一個OE控制就要滿足上面約束關系，以及驅(qū)動型接口要考慮驅(qū)動能力。
圖4所示，輸出腳必須和VREF用兩個輸入或空腳進行隔離。另外，由于DDR2的地址和控制線都是輸出管腳，所以在手動分配管腳的時候很容易超出2所述的限制，而且FPGA是BGA封裝，只從SYMBOL上很難看出管腳的連續(xù)性。FPGA的管腳在外部看來是方陣排列，但其在FPGA的內(nèi)部卻是線性的排列，所以硬件設計時最好通過軟件去看管腳的連續(xù)性。在原理圖設計分配DDR2所在Bank的輸出管腳時，建議采用Quartus II軟件自動分配，這樣才能更好地避免錯誤。
圖4 FPGA Output Pad
此外，還要注意：
• 在Cyclone III系列的FPGA中，不支持差分的DQS，該FPGA的IP只在寫模式下用到DQS，在讀數(shù)據(jù)時不用（因為IP復位時IP會發(fā)送接收訓練序列自校正產(chǎn)生捕獲時鐘）；
•多余不用的DQ可以當做普通I/O使用；
• Quartus II軟件自動分配管腳時不會區(qū)分同一組的DQ和DM，即DQ和DM可以互換（在EP3C16時僅有TOP邊的DQ和DM可以互換）；
• DDR2的地址和控制線在FPGA上沒有專用管腳，可以任意使用其它IO（只要符合輸入輸出位置限制）；
• 可以使用任何一對臨近的差分I/O管腳當作DDR2的時鐘。本文引用地址：http://www.ex-cimer.com/article/191226.htm
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