一種基于FPGA核系統(tǒng)的智能429-422信號轉(zhuǎn)換模塊的設(shè)
加入技術(shù)交流群
2．1．1 串行總線控制邏輯設(shè)計
為了將用戶自定制的串行總線控制邏輯接入NiosⅡ系統(tǒng)，必須將其掛入Avalon總線。串行總線控制邏輯在設(shè)計上必須實現(xiàn)兩類端口：一類為Avalon總線端口，Avalon總線時序由NiosⅡ系統(tǒng)實現(xiàn)，用戶在邏輯設(shè)計時可暫不作考慮；另一類為串行總線控制端口。串行總線讀操作時序如圖3所示，圖中給出了操作時各信號的時序保持關(guān)系。本文引用地址：http://www.ex-cimer.com/article/191238.htm
讀時序在設(shè)計上可以抽象為一個有限狀態(tài)機(jī)，如圖4所示。其工作流程為：無數(shù)據(jù)傳輸時，狀態(tài)機(jī)停留在空閑狀態(tài)；若有數(shù)據(jù)操作請求時，進(jìn)入“地址有效”的狀態(tài)；再進(jìn)入“讀信號有效”狀態(tài)，依次完成“數(shù)據(jù)讀取”、“操作安全間隔”狀態(tài)(FPGA片外器件要求的兩次操作之間的最小間隔)?？紤]到異常產(chǎn)生后狀態(tài)機(jī)的穩(wěn)定性，每個狀態(tài)都可以在異常產(chǎn)生時返回到默認(rèn)的“空閑”狀態(tài)。同時，有些狀態(tài)作了些等待延時，是為了讓控制邏輯與FPGA外部較慢速的器件進(jìn)行時序匹配。串行總線寫操作時序與讀操作時序相類似。
2．1．2 429總線控制邏輯設(shè)計
429總線控制邏輯設(shè)計和串行總線控制邏輯設(shè)計方法與上文所述類似，這里不再重復(fù)。
評論