基于SOPC基本信號產(chǎn)生器的設(shè)計與實現(xiàn)
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2．2 FPGA硬件設(shè)計
FPGA硬件設(shè)計是建立在電路板設(shè)計基礎(chǔ)上的對FPGA芯片功能的設(shè)計，將一些可以在電路板上實現(xiàn)的功能在FPGA內(nèi)部通過采用硬件描述語言或搭建模塊的方式來實現(xiàn)，減少了上層設(shè)計的工作量以及系統(tǒng)硬件的風險。通常本層設(shè)計是通過通用計算機平臺上的可視化編程軟件實現(xiàn)的，本設(shè)計采用Altera公司的Quartus II 8．1系列設(shè)計工具。
2．2．1 DDS模塊設(shè)計
如圖4所示，頻率控制字鎖存器保存頻率設(shè)置字M。雙口RAM的寫地址、寫數(shù)據(jù)以及寫使能端口完成對RAM中1 024 Byte數(shù)據(jù)的更新，N位累加器輸出結(jié)果的高10位作為雙口RAM的讀地址。在系統(tǒng)時鐘fclk的作用下累加器根據(jù)頻率控制字M輸出連續(xù)變化或跳躍變化的地址，雙口RAM循環(huán)輸出相應(yīng)地址單元中的8位數(shù)據(jù)，此8位數(shù)據(jù)接到DAC輸入口。本文引用地址：http://www.ex-cimer.com/article/191245.htm
假設(shè)雙口RAM中存放一個周期的正弦信號數(shù)據(jù)，那么此時DAC輸出的正弦信號的頻率fout=fclk×M／2N，同理，當雙口RAM中存放的是方波或者三角波數(shù)據(jù)時，DAC也會輸出相應(yīng)頻率的信號。
模塊中32位頻率控制字鎖存器，是用VerilogHDL語言實現(xiàn)的，并生成自定義模塊以供上層原理圖調(diào)用。N位累加器和雙口RAM是利用Quar-tus II8．1中的MegaWizard Plug-IN manager定制實現(xiàn)。
2．2．2 定制Nios II CPU
32位的Nios II軟核是該基本信號發(fā)生器的核心模塊，主要用于人機界面的控制、鍵盤值的讀取以及控制DDS模塊輸出信號的頻率和樣式。
如圖1所示，CPU與外圍設(shè)備之間要添加相應(yīng)的外圍接口，通過Avalon總線與相關(guān)部件相連，通過Avalon的讀寫時序?qū)Ω鱾€設(shè)備進行操作。在SOPCBuilder中可以提供眾多IP核，通過定制即可完成相應(yīng)系統(tǒng)的設(shè)計。
在軟核定制過程中，I／O接口設(shè)計充分體現(xiàn)了軟核設(shè)計的可裁減優(yōu)勢，根據(jù)系統(tǒng)設(shè)計的要求，任意改變IO口的個數(shù)和類型，使用方便。根據(jù)本設(shè)計功能的要求，確定IO口如表1所示。
為了使該基本信號產(chǎn)生器系統(tǒng)更加簡化，沒有擴展Flash存儲器以及SRAM存儲器，而采用EPCS1和FPGA內(nèi)的RAM來代替。EP1C6Q240C8的RAM容量為92 160 bit，在配置時分配空間的大小因程序的大小而定，做到資源的充分合理應(yīng)用。根據(jù)以上分析需要加入的組件有：NiosII CPU Core(CPU核)、片上存儲器以及PIO。配置完成后將會生成如圖5所示定制的CPU配置表。點擊Generate生成模塊，其模塊如圖6所示。
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