基于TDI-CCD的成像FPGA系統(tǒng)軟件設計應用
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2．1 FPGA軟件設計分析
可編程邏輯設計原則的合理應用，為理解FPGA程序設計，實現(xiàn)高效、穩(wěn)定的數(shù)字系統(tǒng)提供了條件。
(1)資源與速率的平衡。資源和速率是FPGA設計的重要指標。通過合理的軟件結構劃分，在高速數(shù)據(jù)處理區(qū)域采用速度優(yōu)先方法，即通過模塊復用、串／并轉換、數(shù)據(jù)流水化等方法實現(xiàn)高速數(shù)據(jù)傳輸；在低速處理區(qū)域，采用串行方式和組合邏輯，通過增加扇出實現(xiàn)資源的最優(yōu)化。
(2)系統(tǒng)與硬件匹配。FPGA內(nèi)部硬件資源決定設計的結構和方法。采用BLOCK RAM或Distributed RAM，根據(jù)數(shù)據(jù)處理內(nèi)容、資源利用率要求決定使用方式；另外，利用全局信號線，實現(xiàn)全局變量處理；利用FPGA內(nèi)部IP和原語實現(xiàn)程序設計，改善程序架構。
(3)同步設計。同步設計是資源與速度的體現(xiàn)，在異步時鐘域數(shù)據(jù)處理時，采用FIFO轉存，解決同頻異相或異頻問題，實現(xiàn)數(shù)據(jù)讀取和傳輸。
(4)可靠性設計。軟件設計采用冗余和容錯性設計、簡化設計規(guī)模和減少軟件配置項；
2．2 圖像數(shù)據(jù)處理與分析
2．2．1 數(shù)據(jù)率和時鐘選擇
CCD圖像輸出數(shù)據(jù)率計算如下：
式中：F為輸出數(shù)據(jù)率；Fpixel為CCD像元轉移速率；A為量化等級；Npixel為像元數(shù)；Na為啞像元數(shù)；TL為行周期。根據(jù)指標計算，成像系統(tǒng)的數(shù)據(jù)率達到1 Gb／s以上，因此，數(shù)據(jù)傳輸采用10 b數(shù)據(jù)并行方式，滿足軟硬件設計預定的指標要求。
2．2．2 時鐘域分析
CCD圖像處理單元，主時鐘采用120 MHz有源晶振(elk_sys)，通過FPGA內(nèi)部全局時鐘網(wǎng)絡(BUFG)實現(xiàn)全局走線；設計時不建議使用DCM。系統(tǒng)的主要時鐘如表2所示。本文引用地址：http://www.ex-cimer.com/article/191262.htm
系統(tǒng)接收外部行同步時鐘，通過高頻主時鐘同步，并在FPGA內(nèi)產(chǎn)生內(nèi)部行頻，用于產(chǎn)生CDS信號及控制邏輯。通過分頻產(chǎn)生串行時鐘，完成遙控遙測信號的收發(fā)；產(chǎn)生數(shù)據(jù)時鐘，完成數(shù)據(jù)采樣和傳輸；
2．2．3 成像系統(tǒng)軟件結構及功能實現(xiàn)
根據(jù)軟件系統(tǒng)功能，自頂向下劃分模塊，如圖2所示。為了保證模塊間信號的獨立性，增強了模塊解耦處理，具體的處理原則是：減少模塊IO數(shù)量，減少邏輯關聯(lián)程度，避免信號控制環(huán)路產(chǎn)生；存儲器與后續(xù)數(shù)據(jù)處理操作整合；模塊間避免數(shù)據(jù)傳輸，減少異步時鐘域的數(shù)據(jù)同步問題；采用脈沖電平邏輯實現(xiàn)模塊控制等。由于合理劃分了軟件模塊，方便了模塊化設計和仿真驗證，為后續(xù)的工作奠定了堅實的基礎。圖2中三級模塊沒有具體給出。
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