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	 > EDA/PCB > 設計應用 > π／4-DQPSK差分解調(diào)器的數(shù)字化FPGA設計與實現(xiàn)
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          π／4-DQPSK差分解調(diào)器的數(shù)字化FPGA設計與實現(xiàn)
          
						
          
				作者：
				時間：2011-03-28
				來源：網(wǎng)絡
				
				
				
				
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          f.JPG

           經(jīng)過混頻后進入解調(diào)器的信號φ(t)的波形如圖3所示，設上支路為A，下支路為B。那么，經(jīng)延遲移相后，其上、下兩支路分別為：
           e.JPG
           而乘法器的輸出為：
          g.JPG
           其A、B支路的乘法器輸出波形如圖4所示。表2所列為π／4-DQPSK的差分解調(diào)判決準則。
          i.JPG
          
				
            
          
                
			
								
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