基于FPGA 與VHDL 的微型打印機(jī)的驅(qū)動設(shè)計(jì)

　　2. 2 軟件設(shè)計(jì)

　　軟件平臺采用A ltera 公司的FPGA 開發(fā)平臺Q uartus 。

　　Quartus 提供了一種與器件結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，設(shè)計(jì)者不需要精通器件的內(nèi)部結(jié)構(gòu)，只需要運(yùn)用自己熟悉的輸入工具( 如原理圖輸入或數(shù)字電路描述語言輸入) 進(jìn)行設(shè)計(jì)，利用Quar tus 可以將這些設(shè)計(jì)轉(zhuǎn)換為最終結(jié)構(gòu)所需要的格式。有關(guān)結(jié)構(gòu)的詳細(xì)知識已寫入開發(fā)工具軟件，設(shè)計(jì)人員無需手工優(yōu)化自己的設(shè)計(jì)。軟件的開發(fā)流程如圖4 所示。

圖4 軟件開發(fā)流程圖

　　使用VHDL 硬件描述語言來進(jìn)行軟件設(shè)計(jì)。

　　對微型打印機(jī)的驅(qū)動主要是對其工作時序進(jìn)行正確的控制，利用VHDL 常見的狀態(tài)機(jī)來實(shí)現(xiàn)對打印機(jī)的工作時序的控制，根據(jù)時序圖1 所示的時序，狀態(tài)機(jī)使用4 個狀態(tài)，狀態(tài)轉(zhuǎn)換圖如圖5 所示。

　　初始狀態(tài)STA TE0 時，數(shù)據(jù)選通觸發(fā)脈沖信號STB 置“1” ( 高電平) ，檢測打印機(jī)是否正忙，如果打印機(jī)為空閑狀態(tài)( busy= “0”) ，轉(zhuǎn)入下一狀態(tài)STAT E1,否則( busy = “1 ” ) 繼續(xù)執(zhí)行ST AT E0; 在狀態(tài)STAT E1，將數(shù)據(jù)寫入打印機(jī)，直接轉(zhuǎn)入下一狀態(tài); 在狀態(tài)STAT E2，將數(shù)據(jù)選通觸發(fā)脈沖信號STB 置“0” ，打印機(jī)讀數(shù)據(jù)，轉(zhuǎn)入下一狀態(tài); 在狀態(tài)ST ATE3，檢測數(shù)據(jù)是否已經(jīng)被接受，若數(shù)據(jù)已被接受( ACK = “0” ) ，打印機(jī)轉(zhuǎn)入初始狀態(tài)ST AT E0，等待接受新數(shù)據(jù)，若數(shù)據(jù)未被接受( ACK = “1” ) ，繼續(xù)執(zhí)行STAT E3 直到數(shù)據(jù)被接受。

圖5 狀態(tài)轉(zhuǎn)換圖

　　3 結(jié) 語

　　使用FPGA 與V HDL 硬件描述語言設(shè)計(jì)的微型打印機(jī)驅(qū)動，通過系統(tǒng)調(diào)試能夠完成對打印機(jī)的時序控制，目前已經(jīng)在某型測試儀中正常使用。該設(shè)計(jì)系統(tǒng)控制簡單，抗干擾性強(qiáng)，可靠性高，移植性較好，能夠用于任何使用FPGA 芯片的系統(tǒng)中，具有一定的應(yīng)用前景。