基于FPGA的大動(dòng)態(tài)數(shù)控AGC系統(tǒng)設(shè)計(jì)

隨著軟件無線電技術(shù)和FPGA、DSP、AD 等技術(shù)的高速發(fā)展，數(shù)字接收機(jī)的應(yīng)用日益廣泛。為了擴(kuò)大數(shù)字接收機(jī)的ADC 動(dòng)態(tài)范圍，廣泛采用了自動(dòng)增益控制(AGC) ，使接收機(jī)的增益隨著信號(hào)的強(qiáng)弱進(jìn)行調(diào)整，其性能的好壞直接影響著接收機(jī)能否高質(zhì)量穩(wěn)定接收。傳統(tǒng)的AGC 電路大都采用模擬電路,但由于模擬AGC 缺乏智能性，難以實(shí)現(xiàn)復(fù)雜的控制算法，且精度不高，調(diào)試復(fù)雜。這里介紹了一種基于FPGA 和數(shù)控VGA 芯片AD8370 的數(shù)字自動(dòng)增益控制的實(shí)現(xiàn)方法，實(shí)時(shí)地調(diào)整中頻接收機(jī)的增益，大大增強(qiáng)了系統(tǒng)的動(dòng)態(tài)范圍。

　　1 數(shù)控AGC 實(shí)現(xiàn)方法

　　數(shù)控AGC 原理框圖如圖1 所示，在信號(hào)數(shù)字化后，根據(jù)樣本估計(jì)出信號(hào)功率，與參考值比較后，反饋控制前端的數(shù)控VGA 芯片，將信號(hào)輸出調(diào)整到ADC 的滿量程附近，以獲得全程數(shù)字量化和最大輸出信噪比。

圖1 AGC 環(huán)路框圖

　　要實(shí)現(xiàn)AGC 控制，必須先檢測信號(hào)幅度或功率的估計(jì)值，通過正交I/Q 的均方值即I2+ Q2 精確得到AGC 信號(hào)功率，其中I、Q 為同相正交2 支路的符號(hào)峰值采樣點(diǎn)數(shù)據(jù)。計(jì)算機(jī)仿真表明，當(dāng)信號(hào)以每符號(hào)4 采樣點(diǎn)進(jìn)行統(tǒng)計(jì)平均估計(jì)時(shí)，得到的估計(jì)值與定時(shí)恢復(fù)無關(guān)，即I、Q 值不必為最佳采樣點(diǎn)。

　　由于輸入信號(hào)的幅度通常是緩慢變化的，故可通過一段時(shí)間樣值的累加進(jìn)行一次估計(jì)，通常將累加值與參考值相比，得到AGC 需放大或縮小的倍數(shù)。在這里，將除法運(yùn)算改為對數(shù)運(yùn)算后的減法實(shí)現(xiàn)，通過與參考值的比較，直接對應(yīng)需放大或縮小的dB數(shù)。再通過查表，轉(zhuǎn)化為數(shù)控VGA 芯片的控制字，反饋至前端。這與模擬AGC 相比，由于反饋部分的主要功能由數(shù)字方法實(shí)現(xiàn)，使得復(fù)雜的控制要求用數(shù)字信號(hào)處理技術(shù)能夠較容易的實(shí)現(xiàn)，且具有快速收斂和精確的穩(wěn)態(tài)響應(yīng)等優(yōu)點(diǎn)。

　　2 計(jì)算機(jī)仿真

　　在Matlab 中，首先生成PN 9 的偽隨機(jī)碼作為基帶信號(hào)。進(jìn)行格雷碼的預(yù)差分編碼和成型濾波，上變頻、加噪、下變頻后得到正交和同相2 路基帶信號(hào)：

　　式中,△ω為載波頻偏,θ0 為載波相位，則：

　　仿真中，設(shè)置其中信噪比為12 dB，中頻為70 MHz，符號(hào)率2 Mbps，采樣率為64MHz，抽取率為8，信號(hào)功率估計(jì)時(shí)累積長度為1 024 點(diǎn)，即256 個(gè)符號(hào)。