基于FPGA的大動態(tài)數(shù)控AGC系統(tǒng)設(shè)計

　　3 硬件實現(xiàn)

　　硬件方案的具體實現(xiàn)如圖3 所示。上面為信號處理板卡，下面為中頻執(zhí)行板卡。其中控制板卡上AD 轉(zhuǎn)換由AD9640 芯片完成，輸入信號的峰峰值可設(shè)置范圍為1~ 2 V，本系統(tǒng)初始化為2 V; 控制部分在FPGA XC4VLX100 中完成，以產(chǎn)生時鐘、使能和數(shù)據(jù)三線控制信號; 作為環(huán)路執(zhí)行元件的是前端中頻板上的AD8370，其控制功率增益范圍為- 11~ + 34 dB; 3 dB帶寬為750 MHz; 串行的8 bit 控制信號接口; 提供200Ω差分輸入和100Ω差分輸出。由于本方案動態(tài)范圍需達(dá)60 dB，故采用了2 級AD8370 級聯(lián)，為了讓系統(tǒng)工作穩(wěn)定，設(shè)計時應(yīng)使2 級的放大倍數(shù)盡量接近，以避免第2 級出現(xiàn)飽和，因此在將調(diào)整的倍數(shù)轉(zhuǎn)化為AD8370 控制字時，需特別注意。

圖3 硬件測試板卡

　　系統(tǒng)由微波信號源4438C 產(chǎn)生中頻70 MHz、比特率4 Mbps 的QPSK 信號，采樣時鐘64 MHz，由前端中頻部分的DDS 產(chǎn)生，系統(tǒng)抽取率仍為8，由DDC后的CIC 完成。

　　實現(xiàn)中，I、Q 兩路的均方值由FPGA 中乘法器DSP48 求取，累加器完成均方值的累加，而累加樣本點的個數(shù)直接決定了控制調(diào)整的相應(yīng)速度，累加長度太長會使相應(yīng)速度變慢，無法跟上信號的變化; 但長度太短又會使估計的功率值不準(zhǔn)，起伏太大從而引起控制精度的下降，通過實測發(fā)現(xiàn)通常數(shù)百符號即可得出較準(zhǔn)確的信號功率估值，因此對符號率百K 以上量級的信號而言可以在數(shù)毫秒甚至更短的時間內(nèi)完成信號的精確調(diào)整。本系統(tǒng)設(shè)置為1 ms 進(jìn)行一次調(diào)整，即2 048 個符號得到一次估計值。此外，求對數(shù)運(yùn)算以及信號需調(diào)整的倍數(shù)到控制字的轉(zhuǎn)換都通過查表實現(xiàn)，其中增益控制字查找表的可實現(xiàn)增益為- 13~ + 60 dB，其深度為4 096，即每1 dB的變化對應(yīng)56 個步進(jìn)，可實現(xiàn)最小0. 02 dB的調(diào)整，因此結(jié)合之前的準(zhǔn)確估計一起實現(xiàn)了較高的控制精度。

　　為避免低信噪比情況下AD 長時間工作在溢出狀態(tài)，系統(tǒng)設(shè)置的參考值設(shè)計為比AD 滿量程小2 dB左右。經(jīng)測試，當(dāng)4 dBm 的QPSK 信號直接輸入AD 時,AD 采集信號的量化值為# 6 000 左右，距14位滿量程對應(yīng)的# 8 192 約2 dB，故以此功率為參考。如圖4 所示，橫軸為輸入信號功率，縱軸為AGC的增益。理論上2 級AD8370 級聯(lián)能實現(xiàn)90 dB 的動態(tài)，但實測中,在信噪比10 dB 條件下，單級在- 7~ + 28 dB 范圍，2 級聯(lián)合在- 14~ + 56 dB時,其線性性較好，故在本系統(tǒng)中實現(xiàn)了近70 dB的動態(tài)范圍。

圖4 輸入信號強(qiáng)度及對應(yīng)的AGC 增益

　　4 結(jié)束語

　　首先介紹了數(shù)控AGC 的原理，指出AGC 的數(shù)字實現(xiàn)方法的優(yōu)點。在此基礎(chǔ)上，對功率檢測以及反饋控制方法進(jìn)行了計算機(jī)仿真，結(jié)果表明，該方法是可行的，適合FPGA 實現(xiàn)。在硬件實現(xiàn)中，通過2級AD8370 級聯(lián)實現(xiàn)了近70 dB 的動態(tài)范圍變化，并保證了控制精度誤差小于1 dB。