利用ADMS平臺加速混合信號集成電路設(shè)計

3. Mach

SPICE仿真的特點是精度高、速度慢。做模擬電路設(shè)計時，用SPICE仿真一般可以滿足要求。但是當(dāng)電路規(guī)模增加、尤其是增加了晶體管級描述的數(shù)字電路部分之后，SPICE顯得過慢。相同的仿真條件下，SPICE的仿真時間隨著晶體管的增加甚至不是線性上升，而是呈指數(shù)次方上升。這樣電路仿真成為設(shè)計的瓶頸，這一點在后仿真階段也經(jīng)常遇到。

于是Mach作為Fast-SPICE應(yīng)運而生。Mach在Eldo的基礎(chǔ)上，通過查表方式的晶體管模型迅速提高了仿真速度。相比Eldo，Mach可以將仿真速度提升10～1,000倍。速度提升犧牲的是精度，不過損失的精度能夠控制在3%之內(nèi)。Mach的處理容量也是非常巨大的，最大可以達到2,000萬個器件。于是對于一些精度要求不是非常嚴(yán)格的設(shè)計，當(dāng)需要快速驗證時，Mach成為必需，如存儲器設(shè)計。

ADMS是一個混合信號驗證平臺，集成了以上三種工具的技術(shù)。對模擬電路部分，采用Eldo的仿真算法，或者Mach的快速仿真算法；對數(shù)字部分，采用ModelSim的仿真算法。但是ADMS并不是這些工具簡單拼起來，它有單一的內(nèi)核引擎。

采用ADMS進行設(shè)計，傳統(tǒng)的數(shù)字設(shè)計流程和模擬設(shè)計流程被打散并重新組合，設(shè)計師可以在任何階段對電路進行驗證，數(shù)字設(shè)計和模擬設(shè)計通過ADMS組成一個整體。

最新發(fā)布的ADMS4.0版增加了SystemVerilog語言和SystemC支持，這使得ADMS支持的語言達到了八種，即VHDL、Verilog、SPICE、VHDL-AMS、Verilog-AMS、SystemVerilog、SystemC 以及C，涵蓋了目前大部分的集成電路設(shè)計語言。這使得用ADMS進行設(shè)計時方法靈活多變，而工具卻只有一個。輸入ADMS的文件可以只有一個，不管其中的內(nèi)容是HDL、SPICE，還是C語言，ADMS都可以讀入，并自動進行處理，給出仿真結(jié)果，例如在模擬電路中引入一個HDL描述的IP，或者是工具附帶單元庫里的一個VHDL-AMS行為級描述的運放單元，各種語言可以無縫地組合到一起。

ADMS提供了靈活的使用方式。它既可以集成到Mentor Graphics的電路圖編輯工具DA-IC中，也可以集成到Cadence的Schematics Composer中(圖3)，另外還可以單獨使用。應(yīng)用時ADMS的界面與經(jīng)典的ModelSim相似，操作簡單，其樹狀結(jié)構(gòu)顯示使得整個設(shè)計一目了然。使用時只需要讀入輸入的各種文本文件(可以以數(shù)字結(jié)構(gòu)為最頂端層次，也可以以模擬結(jié)構(gòu)為最頂端層次)，即可由ADMS進行仿真和調(diào)試。

ADMS的輸出文件可以被其它工具的多種波形觀察工具查看和計算，不過ADMS附帶有兩個功能強大的波形處理工具Xelga和EZwave，可以同時處理數(shù)字和模擬信號，并進行各種操作與運算。

Eldo RF在Eldo的基礎(chǔ)上發(fā)展而來，針對射頻電路使用了新的技術(shù)，ADMS也可以擴展到ADMS RF，成為針對射頻混合信號SoC設(shè)計的工具。

ADMS附帶了很多行為級描述的單元庫，稱為CommLib，其中包括三百多種常見的基本單元，如ADC、DAC、PLL、Σ-Δ、OP等等。各種庫提供了大量的接口參數(shù)供修改，在設(shè)計中可以直接調(diào)用這些單元庫，增加仿真速度，以及方便調(diào)試電路。CommLib還有一個“行為級模型校正”(BMC，Behavior Model Calibration)的功能，通過BMC以及ADMS的驗證，可以將所設(shè)計的電路圖抽象到行為級。在仿真的時候，行為級的仿真速度比晶體管級快1,000倍，這樣可以將部分電路抽象到行為級，從而增加仿真速度，并方便調(diào)試。抽象化技術(shù)在大規(guī)模電路設(shè)計中越來越得到頻繁應(yīng)用。

本文小結(jié)

ADMS是一種真正意義上的模擬/混合仿真工具，它可提供全面的語言與設(shè)計方法支持。目前，中國真正在做混合信號設(shè)計的設(shè)計師雖然不多，但毫無疑問，正在逐漸增加。那么，究竟在什么樣的情況下，需要轉(zhuǎn)到混合信號設(shè)計呢？也許可以簡單地作這樣一個描述：當(dāng)使用HDL仿真器的數(shù)字電路設(shè)計工程師面臨增長的模擬部分和模擬電路行為，卻苦于不足的模型以及仿真精度時；當(dāng)使用SPICE或者FastSPICE的模擬電路設(shè)計工程師，面臨增長的數(shù)字復(fù)雜度以及大規(guī)模，苦于仿真速度過慢時。這些時候，采用混合信號設(shè)計，就可以提升設(shè)計速度和效率以及設(shè)計水平，并降低產(chǎn)品成本。