基于FPGA的自適應鎖相環(huán)設計
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鎖相環(huán)
啟動工作時，不論噪聲水平高低，鑒相器輸出信號的抖動都比較大，連續(xù)3次抖動高于上限值是比較正常的，這時若將帶寬值減小，會降低跟蹤速度。因此設計中限定，只有本振信號的相位和接收載波信號的相位大致相符后，才允許減小帶寬值。因此環(huán)路設計中需要判斷相位是否大致相符。參看結構圖l，經(jīng)低通濾波后的同相和正交支路的信號分別為：。相位大致相符時，取值較小，I(t)2應大于Q(t)2。設計中利用條件判斷是否已滿足相位大致相符的條件。二者之差的下限值c同樣與系統(tǒng)中的輸入數(shù)據(jù)位數(shù)、濾波器等模塊有關系，可在Modelsim或Quartus下通過測試獲得。為了增加判斷的準確性，設計中同樣做出限定，連續(xù)3次滿足條件時，才判定相位已大致相符。
5 實驗結果及分析
設置中頻載波信號為10 MHz，采樣頻率為80 MHz，本地初始中心頻率為9．9 MHz。在信噪比固定為25 dB和信噪比變化的情況下，分別利用傳統(tǒng)的鎖相環(huán)
和圖2所示的自適應鎖相環(huán)進行相位跟蹤，得到的相差結果如圖5所示。
通過仿真結果(圖5)可以看出，與傳統(tǒng)鎖相環(huán)
相比，自適應鎖相環(huán)能夠根據(jù)當前環(huán)境自適應對環(huán)路帶寬作出調(diào)整，對環(huán)境的適應性更強。噪聲水平較低時，跟蹤速度是關鍵性能參數(shù)。在噪聲水平較低的情況下(對應25 dB)，自適應跟蹤具有更快的跟蹤速度。噪聲水平較高時，相位抖動是關鍵參數(shù)，結果顯示，在噪聲水平較高的情況下，自適應鎖相環(huán)具有較小的抖動。在此基礎上，在多種信噪比環(huán)境下進行實驗。信噪比較大即噪聲水平較低時，傳統(tǒng)鎖相環(huán)的自適應跟蹤的跟蹤速度結果如表1所示。信噪比較小即噪聲水平較高時，傳統(tǒng)鎖相環(huán)的自適應跟蹤的跟蹤速度結果如表2所示。
上述結果顯示，與傳統(tǒng)鎖相環(huán)相比，自適應鎖相環(huán)在噪聲水平較高時，具有更快的跟蹤速度，在噪聲水平較低時，最有更小的相位抖動，起到了根據(jù)環(huán)境作出自適應調(diào)整的作用。
系統(tǒng)設計中使用的FPGA是EP3CIOF256C8。將調(diào)試好的程序下載到FPGA硬件板，通過QUARTUSⅡ軟件中自帶的SIGNALTAP工具對輸入和輸出信號進行實時觀察，結果顯示，設計的自適應鎖相環(huán)能夠進行正確穩(wěn)定的跟蹤，正確解調(diào)出數(shù)據(jù)信號。該模塊目前已應用在基于數(shù)字中頻方案的擴頻接收機中。
6 結論
在傳統(tǒng)鎖相環(huán)的基礎上，引入自適應參數(shù)調(diào)整模塊，能夠根據(jù)鎖相環(huán)所處環(huán)境的噪聲情況，自適應地對環(huán)路帶寬進行調(diào)整，由于調(diào)整過程中步長取值較小，具有一定的連續(xù)性，因此，調(diào)整過程中仍能正常進行數(shù)據(jù)解調(diào)，不會引起突變，能夠有效地在噪聲性能和跟蹤速度間進行平衡。
本文引用地址：http://www.ex-cimer.com/article/191454.htm
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