CPLD在基于PCI總線的功率模塊設(shè)計(jì)中的應(yīng)用

　　3．1 CPLD功能設(shè)計(jì)

　 　系統(tǒng)設(shè)計(jì)時(shí)考慮到實(shí)用和成本等因素，選用Altera公司FLEX6000系列CPLD EPF6010ATC100-1。EPF6010ATC100-1是專為大容量設(shè)計(jì)的一種低成本可編程交錯(cuò)式門陣列,共有16 000個(gè)可用門,1320個(gè)邏輯單元，117個(gè)I／O引腳，每個(gè)I／O引腳都有獨(dú)立的三態(tài)輸出使能控制。該器件采用OPEFLEX結(jié)構(gòu)，采用最小的封裝尺 寸并具有高性能和高布線率。器件的基本組成是邏輯單元(LE)。每個(gè)邏輯單元由一個(gè)4輸入查找表、一個(gè)寄存器以及作為進(jìn)位鏈和級連鏈功能的專用通道。每 10個(gè)邏輯單元組成一個(gè)邏輯陣列塊(LAB)，并采用SRAM構(gòu)造,可通過外部EEPROM或控制器實(shí)現(xiàn)在線配置,便于設(shè)計(jì)者在設(shè)計(jì)初期以及設(shè)計(jì)測試過程 中對設(shè)計(jì)靈活修改，同時(shí)也能夠通過在線重新配置改變其內(nèi)部功能。圖4為產(chǎn)生PWM信號的CPLD電路連接圖。

　　CPLD功能設(shè)計(jì)思路：對電機(jī)控制時(shí)，MCU將一個(gè)16位數(shù)據(jù)寫入CPLD器件的寄存器，CPLD則按照不同的數(shù)據(jù)產(chǎn)生相應(yīng)的PWM波形。16位數(shù)據(jù)的分配如圖5所示。

　EPF6010ATC100-1的輸入信號共有16個(gè)數(shù)據(jù)信號(LD[15：0])和4個(gè)控制信號(CLK、BLAST、CS和 RESET),16個(gè)數(shù)據(jù)信號用于接收：MCU模塊發(fā)送的16位數(shù)據(jù)字。4個(gè)控制信號中，CLK為CPLD工作的時(shí)鐘信號，頻率可高達(dá)40 MHz，用于計(jì)數(shù)并產(chǎn)生準(zhǔn)確的PWM占空比：BLAST為狀態(tài)信號,低電平時(shí)表示處于數(shù)據(jù)期，此時(shí)將數(shù)據(jù)讀入寄存器，等待BLAST上升沿，即該次數(shù)據(jù)訪 問結(jié)束后發(fā)出

　　PWM信號：CS信號用于片選CPLD器件：RESET則用于對CPLD器件復(fù)位，復(fù)位后，6個(gè)輸出引腳均為高阻態(tài)。

　 　本系統(tǒng)設(shè)計(jì)選用的電動(dòng)機(jī)PWM控制系統(tǒng)是雙極性可逆系統(tǒng),雙極性驅(qū)動(dòng)是指一個(gè)PWM周期中，作用于電樞兩端的脈沖電壓正負(fù)交替：可逆系統(tǒng)是指電動(dòng)機(jī)可以 正反兩個(gè)方向旋轉(zhuǎn),因此采用兩個(gè)引腳產(chǎn)生PWM信號來控制電機(jī)的正反轉(zhuǎn)。P1．0和P1．1、P2．0和P2．1、P3．0和P3．1設(shè)置為三組PWM信 號通道，當(dāng)P1．0產(chǎn)生PWM波形時(shí)P1．1為低電平，此時(shí)電機(jī)正轉(zhuǎn)，反之電機(jī)反轉(zhuǎn)，并通過LD15控制電機(jī)運(yùn)轉(zhuǎn)方向。為了簡化程序設(shè)計(jì)和以節(jié)省成本,根 據(jù)實(shí)際需要，設(shè)計(jì)該三組通道不同時(shí)產(chǎn)生PWM信號，同一時(shí)刻只產(chǎn)生一組PWM信號，通過LD[14：13]選擇具體通道產(chǎn)生的PWM信 號；LD[12：6]用于給定PWM信號的占空比；LD[5：0]用于給定PWM信號頻率，范圍為1 kHz～63 kHz，能滿足驅(qū)動(dòng)電機(jī)需要。如果需要改變PWM信號的占空比、頻率、方向或更換PWM通道，只需再發(fā)送一個(gè)16位數(shù)據(jù)即可足要求。

　　3．2 CPLD開發(fā)工具

　 　Altera公司開發(fā)的Quartus II軟件為可編程片上系統(tǒng)(SOPC)設(shè)計(jì)提供了一個(gè)工具齊全、功能強(qiáng)大的設(shè)計(jì)環(huán)境。Quartus II軟件可完成設(shè)計(jì)輸入、綜合、布局布線、時(shí)序分析、仿真和編程等功能。根據(jù)需要選用CPLD器件系列,采用Veilog HDL語言輸入方式編寫控制組合邏輯代碼和測試激勵(lì)代碼，利用Quartus II軟件自帶的工具分析綜合代碼,并進(jìn)行布局布線、資源分配以及時(shí)序分析和波形仿真。Quartus II還為第三方EDA工具軟件提供了友好接口，可直接在Quartus II中調(diào)用Modelsim軟件進(jìn)行前期的功能仿真和布局布線后的時(shí)序仿真。

　　4 結(jié)束語

　　利用CPLD技術(shù)實(shí)現(xiàn)了邏輯和時(shí)序的控制,簡化了硬件電路設(shè)計(jì)?；贑PLD的可編程特點(diǎn)，可以在不改變硬件電路整體結(jié)構(gòu)的情況下對設(shè)計(jì)電路進(jìn)行改造、升級以及維護(hù)：并且減少了軟件程序的操作指令，簡化了系統(tǒng)結(jié)構(gòu)，提高了數(shù)據(jù)處理和讀取速度。

　 　基于CPLD的PWM控制器電路結(jié)構(gòu)簡單，設(shè)計(jì)方便，簡化了外部線路設(shè)計(jì)，節(jié)省了PCB板空間：解決了機(jī)電一體化開發(fā)平臺中MCU模塊與功率模塊基于 PCI總線的通信，并且設(shè)計(jì)產(chǎn)生占空比和頻率范圍可調(diào)的PWM信號能滿足直流電機(jī)的要求,適用于自動(dòng)控制和電力電子領(lǐng)域。