多相濾波的數(shù)字相干檢波原理及FPGA實(shí)現(xiàn)

圖4低通濾波輸出的是B=5 MHz，時(shí)寬T=10μs的基帶線性調(diào)頻信號(hào)，從零點(diǎn)的輸出看，I、Q兩路完全正交。仿真分析表明，利用多項(xiàng)濾波的方式可實(shí)現(xiàn)對(duì)基帶視頻信號(hào)的提取，完成數(shù)字檢波的功能。

3 FPGA實(shí)現(xiàn)
在一款脈沖壓縮體制的雷達(dá)中頻數(shù)字化接收機(jī)工程項(xiàng)目中，系統(tǒng)需要實(shí)現(xiàn)對(duì)帶寬B=5 MHz，時(shí)寬T=10μs，載頻fS=60 MHz的線性調(diào)頻信號(hào)進(jìn)行直接中頻采樣，依據(jù)帶通采樣原理，采樣頻率選為fS=80 MHz。硬件設(shè)計(jì)原理框，如圖5所示。硬件設(shè)計(jì)中，采用AD9853對(duì)微波信號(hào)源送的80 MHz的連續(xù)波轉(zhuǎn)換為TTL信號(hào)的采樣時(shí)鐘及FPGA的工作時(shí)鐘，同時(shí)分頻產(chǎn)生20 MHz時(shí)鐘信號(hào)作為DDS芯片AD9854的外部工作時(shí)鐘，DDS產(chǎn)生60 MHz的脈沖調(diào)制的中頻信號(hào)，A／D轉(zhuǎn)換器采用AD6645，信號(hào)和采樣時(shí)鐘同源，具有嚴(yán)格的相位關(guān)系，采樣后的數(shù)字下變頻采用Xilinx公司Virtex-Ⅱ系列的XC2V1000來(lái)完成，主要包括功能模塊為數(shù)據(jù)的奇偶抽取、符號(hào)修正、正交兩路延遲濾波，降速抽取、低通濾波以及時(shí)序電路設(shè)計(jì)。

FPGA設(shè)計(jì)中，奇偶抽取電路對(duì)80 MHz的時(shí)鐘分頻為40 MHz，利用時(shí)鐘上升及下降沿分別將采樣后的I(0)、Q(1)、I(2)、Q(3)……的序列進(jìn)行奇偶抽取，對(duì)抽取的正交兩路數(shù)據(jù)分別進(jìn)行符號(hào)修正，修正的目的主要是解決采樣時(shí)符號(hào)反向的問題，符號(hào)修正電路實(shí)現(xiàn)可通過對(duì)采樣時(shí)鐘4分頻，高電平時(shí)I、Q兩路數(shù)據(jù)分別保持不變，低電平時(shí)，I、Q兩路數(shù)據(jù)求其每一位邏輯反后加1，功能上相當(dāng)于乘以-1，修正后的兩路輸出序列分別為I(0)、I(2)、I(4)、Q(6)……及Q(1)、Q(3)、Q(5)、Q(7)……，由上述理論分析知，兩路數(shù)據(jù)在時(shí)間上相差一個(gè)采樣點(diǎn)，對(duì)于數(shù)字頻率相差個(gè)相位，需要通過延遲濾波器來(lái)實(shí)現(xiàn)時(shí)間上對(duì)齊，延遲濾波器采用多項(xiàng)濾波的方式實(shí)現(xiàn)，即I、Q兩路的濾波器的系數(shù)由同一個(gè)原型濾波器設(shè)計(jì)而成，F(xiàn)PGA中濾波器設(shè)計(jì)采用Xilinx的IP核中的FIR模塊，延遲濾波后的數(shù)據(jù)經(jīng)4倍降速抽取，并通過低通濾波器濾除高階分量后送外部D／A變換器，低通濾波器采用32階的FIR數(shù)字濾波器，濾波器設(shè)計(jì)同樣采用IP核實(shí)現(xiàn)，F(xiàn)PGA設(shè)計(jì)原理框，如圖6所示。

4 結(jié)束語(yǔ)
文中討論了直接中頻采樣下，利用多相濾波的方法實(shí)現(xiàn)數(shù)字檢波的基本原理及實(shí)現(xiàn)方法，并給出FPGA實(shí)現(xiàn)的工程樣例。計(jì)算機(jī)仿真表明，利用帶通采樣定理及多相濾波方式對(duì)帶限信號(hào)直接中頻采樣能夠準(zhǔn)確可靠地將一定帶寬范圍內(nèi)的基帶信息提取出來(lái)，而且相對(duì)傳統(tǒng)的模擬相干檢波能夠獲得較高的鏡頻抑制比，利用FPGA單片資源便可實(shí)現(xiàn)單通道甚至多通道的數(shù)字相干檢波的功能，簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，而且在技術(shù)指標(biāo)上又可有效地克服正交通道不一致的問題，具有較高的工程應(yīng)用價(jià)值。