如何實(shí)現(xiàn)FPGA到DDR3 SDRAM存儲(chǔ)器的連接

　　一開(kāi)始，每個(gè)分開(kāi)的DQS被移相90度，從而捕獲與該組相關(guān)的DQ數(shù)據(jù)。然后用一個(gè)自由運(yùn)行的再同步時(shí)鐘(頻率和相位與DQS相同)將數(shù)據(jù)從捕獲域轉(zhuǎn)移到圖2所示用粉紅色和橙色連線表示的均衡電路中。在這個(gè)階段，每個(gè)DQS組都有一個(gè)獨(dú)立的再同步時(shí)鐘。

　　接著DQ數(shù)據(jù)被送到1T寄存器。圖2中給出了一個(gè)1T寄存器實(shí)例，在上層通道中需要用這個(gè)1T寄存器對(duì)特定DQS組中的DQ數(shù)據(jù)位進(jìn)行延時(shí)。注意在該例中，下層通道不需要1T寄存器。通過(guò)該過(guò)程開(kāi)始對(duì)齊上層和下層通道。任何一個(gè)指定的通道是否需要1T寄存器是自動(dòng)確定的，這是免費(fèi)物理層IP內(nèi)核中校準(zhǔn)方案的一部分功能。

　　隨后兩個(gè)DQS組被傳送到下降沿寄存器。如果需要的話，還可以在啟動(dòng)時(shí)通過(guò)自動(dòng)校準(zhǔn)過(guò)程把可選寄存器切換進(jìn)來(lái)或切換出去。最后是將上層和下層通道對(duì)齊到同一再同步時(shí)鐘上，這樣就形成了一個(gè)將完全對(duì)齊的或經(jīng)過(guò)均衡的單倍數(shù)據(jù)率(SDR)數(shù)據(jù)傳遞到FPGA結(jié)構(gòu)的源同步接口。

　　寫均衡

　　與讀均衡類似，不過(guò)方向相反，DQS組在不同的時(shí)刻發(fā)出信號(hào)，以便與到達(dá)DIMM上的器件的時(shí)鐘一致，并且必須滿足tDQSS參數(shù)要求的+/- 0.25 tCK?？刂破鞅仨毻ㄟ^(guò)創(chuàng)建反饋環(huán)路來(lái)調(diào)整DQS與CK的關(guān)系，在此過(guò)程中，控制器會(huì)將數(shù)據(jù)寫入DRAM，再通過(guò)順序相位進(jìn)行掃描讀回，直到發(fā)現(xiàn)寫入窗的終點(diǎn)。為了更好的建立和保持余量，數(shù)據(jù)應(yīng)該在好窗口的中間點(diǎn)發(fā)出。

　　其他的FPGA I/O功能創(chuàng)新

　　高性能的Stratix III FPGA還具有許多創(chuàng)新性的其他I/O功能，可以實(shí)現(xiàn)到各種存儲(chǔ)器接口的簡(jiǎn)單且魯棒性連接，這種功能包括了動(dòng)態(tài)片上端接(OCT)、可變的I/O延時(shí)以及半數(shù)據(jù)率(HDR)等。

　　動(dòng)態(tài)OCT

　　并行和串行OCT為讀寫總線提供合適的線路端接和阻抗匹配，因此FPGA周邊不需要外接電阻，從而減少了外接元件成本，節(jié)約了電路板面積，而且降低了布線復(fù)雜度。另外，它還大大降低了功耗，因?yàn)椴⒙?lián)端接在寫操作時(shí)可以有效地被旁路掉。

　　用于DQ去偏移(deskew)的可變延時(shí)

　　采用可變的輸入和輸出延時(shí)來(lái)跟蹤長(zhǎng)度失配和電氣去偏移。精細(xì)的輸入和輸出延時(shí)分辨率(即50皮秒步進(jìn))被用于更精細(xì)的DQS間去偏移(獨(dú)立于均衡功能)，這種偏移是由電路板長(zhǎng)度失配或FPGA和存儲(chǔ)器件上I/O緩存的變化所引起的，如表1所示。最終，這增加了每個(gè)DQS組的捕獲余量。

　　表1：分辨率和絕對(duì)值待定特性。

　　為了將DDR3自動(dòng)去偏移算法成為啟動(dòng)校準(zhǔn)過(guò)程的一部分，需要從運(yùn)行時(shí)的FPGA結(jié)構(gòu)實(shí)現(xiàn)延時(shí)單元。也可以利用輸出延時(shí)在輸出通道中插入少量偏移來(lái)有意地減少同時(shí)開(kāi)關(guān)的I/O數(shù)量。

　　可靠的捕獲

　　DQS信號(hào)用作輸入選通信號(hào)，它必須移位到一個(gè)最佳位置才能捕獲讀取事務(wù)。移相電路可以將輸入的DQS信號(hào)移相0°, 22.5°, 30°, 36°, 45°, 60°, 67.5°, 72°, 90°, 108°, 120°, 135°, 144°或 180°,具體取決于DLL的頻率模式。移相后的DQS信號(hào)隨后被用作I/O單元各個(gè)輸入寄存器的時(shí)鐘。