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          基于FPGA的寬帶數(shù)字接收機(jī)變帶寬數(shù)字下變頻器設(shè)計

          作者: 時間:2010-11-05 來源:網(wǎng)絡(luò) 收藏

            4 時鐘重配置模塊

            由于中的多個模塊分別工作在不同的時鐘頻率,當(dāng)DDC處理變化時,系統(tǒng)輸出數(shù)據(jù)率便發(fā)生變化,因而各模塊的輸入時鐘頻率也要發(fā)生變化。為了實現(xiàn)各模塊輸入時鐘的動態(tài)配置,本設(shè)計使用了Altera的IP核 PLL的重配置功能(PLL Reconfiguration),并且使用了Altera提供的專門用于PLL重配置的IP核(ALTPLL_RECONFIG),這樣大大降低了整個系統(tǒng)時鐘設(shè)計的難度,提高了DDC的靈活性。

            5 系統(tǒng)總體調(diào)試

            將以上各個模塊按照圖2所示的關(guān)系組合在一起,構(gòu)成頂層文件。本設(shè)計充分利用了EP2S60F672C4上豐富的乘法器資源,使設(shè)計的VB-DDC性能達(dá)到了最佳。

            在SignalTap II中對整個VB-DDC系統(tǒng)進(jìn)行調(diào)試的波形如圖6所示。調(diào)試時,先在Altera提供的IP核 ROM中存入MATLAB仿真產(chǎn)生的14 bit LFM信號數(shù)據(jù),信號80 kHz,中頻為32.4 MHz,以此模擬AD*5采樣得到的數(shù)字中頻信號。


            將VB-DDC配置成8 kHz的基于多相濾波的266階濾波器并級聯(lián)在64階FIR濾波器之后,將多相濾波器硬件調(diào)試輸出 I_out_F、Q_out_F導(dǎo)入MATLAB進(jìn)行頻域分析如圖7所示,其與圖8的MATLAB理論仿真結(jié)果對比,可得設(shè)計滿足要求。




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