基于FPGA的復數(shù)浮點協(xié)方差矩陣實現(xiàn)

O 引言
協(xié)方差矩陣的計算是信號處理領域的典型運算，是實現(xiàn)多級嵌套維納濾波器、空間譜估計、相干源個數(shù)估計以及仿射不變量模式識別的關鍵部分，廣泛應用于雷達、聲吶、數(shù)字圖像處理等領域。采用FPGA(Field Programmable Gate Array)可以提高該類數(shù)字信號處理運算的實時性，是算法工程化的重要環(huán)節(jié)。但是FPGA不適宜對浮點數(shù)的處理，對復雜的不規(guī)則計算開發(fā)起來也比較困難。故目前國內(nèi)外協(xié)方差運算的
FPGA實現(xiàn)都是采用定點運算方式。
在所有運算都是定點運算的情況下，每次乘法之后數(shù)據(jù)位寬都要擴大一倍。若相乘后的數(shù)據(jù)繼續(xù)做加減運算，為了保證數(shù)據(jù)不溢出，還必須將數(shù)據(jù)位寬擴展一位，而協(xié)方差矩陣的運算核心就是乘累加單元，隨著采樣點數(shù)的增加，位寬擴展呈線性增加。最終導致FPGA器件資源枯竭，無法實現(xiàn)設計。為了保證算法的實現(xiàn)，必須對中間運算數(shù)據(jù)進行截斷，將每次累加的結(jié)果除2(可以通過移位運算來實現(xiàn))，以避免溢出。
此外，在應用MUSIC算法時，各種計算都是復數(shù)運算。為達到減少算法的計算量，提高MUSIC算法處理速度的目的，許多文獻致力于研究陣列的結(jié)構(gòu)特點，在保證測角精度的前提下，尋找一種簡單而有效的數(shù)據(jù)預處理方法，將復數(shù)矩陣轉(zhuǎn)化為實數(shù)矩陣，把復矢量用一個實矢量來代替，從而將復數(shù)運算轉(zhuǎn)化為實數(shù)運算。
接收陣元模型可分為任意離散陣、均勻圓弧陣、均勻圓陣和均勻線陣。在實際應用中，比較常見的是均勻線陣和均勻圓陣。每種陣列模型都有各自的特點，加之陣元數(shù)目的取值不同，也會導致陣列流型的對稱性變化。針對不同的陣元模型和陣元數(shù)，數(shù)據(jù)預處理的方法也會有所不同。
對于數(shù)據(jù)預處理的研究，目前已經(jīng)有了一些比較成熟的算法。對于一個偶數(shù)陣元的對稱陣列(包括均勻線陣和均勻圓陣)，相關研究表明，可利用其對稱性，分成兩個完全對稱的子陣，選擇合適的參考點，構(gòu)造互為共軛對稱的方向矩陣，進而構(gòu)造一個線性變換矩陣，即可達到將復數(shù)矩陣轉(zhuǎn)化為實數(shù)矩陣的目的。
對于奇數(shù)陣元的均勻線陣，也有相關研究成果表明，通過構(gòu)造一個酉矩陣，也可以達到數(shù)據(jù)預處理的目的。
由于均勻圓陣的陣列流型矩陣不是Vandermonde矩陣，即不具備旋轉(zhuǎn)不變性，因此適用于奇數(shù)陣元的均勻線陣的預處理理論不能直接用于奇數(shù)陣元的均勻圓陣，需要將圓陣先轉(zhuǎn)換到模式空間——虛擬線陣，而轉(zhuǎn)換需要第一類Bessel函數(shù)，不適宜用硬件實現(xiàn)。
以上研究表明，目前除了奇數(shù)陣元的均勻圓陣外，其他常用陣列模型都可以通過預處理的方法將復數(shù)運算轉(zhuǎn)換為實數(shù)運算。若在某些特定的情況下，必須采用奇數(shù)陣元的均勻圓陣。此時，基于復數(shù)運算的協(xié)方差矩陣的實現(xiàn)就成為一種必然。
因此，在充分應用FPGA并行處理能力的同時，為了擴展數(shù)據(jù)處理的動態(tài)范圍，減少數(shù)據(jù)溢出機率，避免數(shù)據(jù)截斷所產(chǎn)生的誤差，提高協(xié)方差矩陣的運算精度以及擴展該運算的通用性。本文以空間譜估計作為研究背景，研究了復數(shù)據(jù)運算和浮點運算的特點，提出了一種適用于任何陣列流型、任意陣元的基于復數(shù)浮點運算的協(xié)方差矩陣的FPGA實現(xiàn)方案。

1 求解復數(shù)浮點協(xié)方差矩陣
以11陣元的均勻圓陣為例，其協(xié)方差矩陣的求解方案原理框圖如圖1所示。

1．1 FIF0數(shù)據(jù)緩存器
在該設計方案中選擇FIFO作為數(shù)據(jù)存儲器，這是因為一旦多路接收機有數(shù)據(jù)輸出，就會啟動FIFO進行存儲，進而FIFO的不空信號有效(empty=O)，觸發(fā)后續(xù)的矩陣運算；否則，運算停止，一切狀態(tài)清零，F(xiàn)PGA恢復idle(空閑)狀態(tài)，等待新的快拍采樣數(shù)據(jù)的到來。
這樣可以很方便地控制運算的開始和結(jié)束。矩陣運算所需要的同步時鐘需要設計一個類似于單穩(wěn)態(tài)觸發(fā)器的模塊。當檢測到empty=‘0’時，就觸發(fā)一個含有121個clk(對于串行方案而言)時鐘信號周期長度的高電平。該高電平與主時鐘相與便可以得到運算的同步時鐘。
1．2 數(shù)據(jù)共軛轉(zhuǎn)換
由于測向陣列的輸出矢量X(t)是一個復矢量，對其求協(xié)方差矩陣需用陣列輸出列矢量X(t)與其共軛轉(zhuǎn)置矢量XH(n)對應相乘。如式(1)所示：

1．3 定點數(shù)到浮點數(shù)的轉(zhuǎn)換
定點計算在硬件上實現(xiàn)簡單，計算速度比浮點計算要快，但是表示操作數(shù)的動態(tài)范圍受到限制，浮點數(shù)計算硬件實現(xiàn)比較困難；一次計算花費的時間也遠大于定點計算的花費，但是其表示的操作數(shù)動態(tài)范圍大，精度高。在本設計中，考慮到系統(tǒng)的數(shù)據(jù)動態(tài)范圍和運算精度，選擇浮點計算。由于運算數(shù)據(jù)是直接從接收機I，Q兩路通道的A／D變換器的輸出獲得，為定點數(shù)，因此必須要有一個將A／D采樣的定點數(shù)據(jù)轉(zhuǎn)換為浮點數(shù)的過程。設計中將16位定點數(shù)轉(zhuǎn)換為IEEE 754標準的單精度格式。32位單精度格式如圖2所示，最高位為符號位，其后8位為指數(shù)e(用移碼表示，基數(shù)f=2，偏移量為127)，余下的23位為尾數(shù)m。