基于FPGA的復(fù)數(shù)浮點(diǎn)協(xié)方差矩陣實(shí)現(xiàn)

1．4 浮點(diǎn)復(fù)數(shù)乘累加器
1．4．1 復(fù)數(shù)乘法器
假設(shè)有兩個(gè)復(fù)數(shù)分別為a+jb和c+jd，這兩個(gè)數(shù)的乘積為：

復(fù)數(shù)乘法器的工作原理如圖3所示，其中所用到的加法、減法和乘法器都是基于浮點(diǎn)的運(yùn)算。值得一提的是，在實(shí)現(xiàn)浮點(diǎn)加減法的時(shí)候，可以將尾數(shù)連同符號(hào)位轉(zhuǎn)化為變形補(bǔ)碼形式后再進(jìn)行加減運(yùn)算。這樣做的目的是方便判斷數(shù)據(jù)是否溢出(變形補(bǔ)碼判斷溢出的規(guī)則是：當(dāng)兩位符號(hào)位不同時(shí)表示溢出，否則無(wú)溢出。無(wú)論數(shù)據(jù)是否溢出，第一位符號(hào)位永遠(yuǎn)代表真正的符號(hào))，若溢出，則將尾數(shù)右歸，指數(shù)部分加1，若沒(méi)有溢出，則將尾數(shù)左歸(規(guī)格化)。浮點(diǎn)乘法相對(duì)較簡(jiǎn)單，對(duì)應(yīng)階碼相加，尾數(shù)相乘可以采用定點(diǎn)小數(shù)的任何一種乘法運(yùn)算來(lái)完成，只是在限定只取一倍字長(zhǎng)時(shí)，乘積的若干低位將會(huì)丟失，引入誤差。

1．4．2 浮點(diǎn)復(fù)數(shù)乘累加器
以11個(gè)陣元的圓陣為例，實(shí)現(xiàn)串行處理方案的浮點(diǎn)復(fù)數(shù)乘累加器的原理如圖4所示，實(shí)部和虛部(雙通道)的乘累加器模塊工作原理一樣。
121階數(shù)據(jù)緩存器實(shí)際上就是121個(gè)數(shù)據(jù)鎖存器級(jí)聯(lián)形成的一個(gè)移位寄存器，初始狀態(tài)為零。當(dāng)浮點(diǎn)復(fù)數(shù)乘法器有輸出的時(shí)候，啟動(dòng)數(shù)據(jù)緩存器與之進(jìn)行加法操作，121個(gè)時(shí)鐘周期以后可以實(shí)現(xiàn)一次快拍采樣的矩陣?yán)奂?。累加清零信?hào)由時(shí)序控制器給出，當(dāng)所有的快拍采樣點(diǎn)運(yùn)算都結(jié)束之后，數(shù)據(jù)緩存器輸出累加結(jié)果(即協(xié)方差矩陣的運(yùn)算結(jié)果)，同時(shí)控制器送出一個(gè)清零信號(hào)，清零121階數(shù)據(jù)緩存器。

2 仿真結(jié)果
可編程邏輯設(shè)計(jì)有許多內(nèi)在規(guī)律可循，其中一項(xiàng)就是面積和速度的平衡與互換原則。面積和速度是一對(duì)對(duì)立統(tǒng)一的矛盾體，要求一個(gè)設(shè)計(jì)同時(shí)具備設(shè)計(jì)面積最小，運(yùn)行頻率最高，這是不現(xiàn)實(shí)的。于是基于面積優(yōu)先原則和速度優(yōu)先原則，本文分別設(shè)計(jì)了協(xié)方差矩陣的串行處理方案和并行處理方案，并用Altera＼stratix＼EP1S20F780C7進(jìn)行板上調(diào)試。其調(diào)試結(jié)果表明，串行處理方案占用的資源是并行處理方案的1／4，但其運(yùn)算速度卻是后者的11倍。
2．1 串行處理方案仿真結(jié)果
如圖5所示，clk為運(yùn)算的總控制時(shí)鐘；reset為復(fù)位控制信號(hào)，高電平有效；rd為讀使能信號(hào)，低電平有效；wr為寫(xiě)使能信號(hào)，低電平有效；wr_clk為寫(xiě)時(shí)鐘信號(hào)，上升沿觸發(fā)；q_clk為讀時(shí)鐘信號(hào)，上升沿觸發(fā)；ab_re(31：O)和ab_im(31：O)為乘法器輸出的實(shí)部和虛部。q_t2為矩陣乘累加模塊的同步時(shí)鐘信號(hào)；clkll，state(3：O)，clkl和state(3：0)是狀態(tài)機(jī)的控制信號(hào)，控制矩陣運(yùn)算規(guī)則。

如圖5所示，在100 ns時(shí)reset信號(hào)有效(即reset=‘1’)，所有狀態(tài)清零。從335～635 ns間，寫(xiě)使能信號(hào)有效(wr=‘O’)且有兩個(gè)寫(xiě)時(shí)鐘信號(hào)的上升沿到來(lái)，即向任意一個(gè)通道的FIFO中存入兩個(gè)快拍采樣數(shù)據(jù)，最后輸出結(jié)果應(yīng)該有兩個(gè)矩陣，如圖6所示。當(dāng)FIFO為空時(shí)，運(yùn)算停止，所有狀態(tài)清零。等待新采樣數(shù)據(jù)的到來(lái)。
圖5中，在350 ns時(shí)，讀使能有效(rd=‘0’)且有一個(gè)讀時(shí)鐘信號(hào)的上升沿到來(lái)，所以empty信號(hào)存在短暫的不空(empty=‘O’)狀態(tài)，捕獲到這個(gè)信息，便觸發(fā)單穩(wěn)態(tài)觸發(fā)器模塊，產(chǎn)生具有121個(gè)clk時(shí)鐘周期長(zhǎng)度，占空比為120：1的q_clk信號(hào)，進(jìn)行FIFO的讀操作。