基于FPGA的動態(tài)可重構(gòu)系統(tǒng)設(shè)計與實現(xiàn)
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(1)全局重構(gòu)。對FPGA器件或系統(tǒng)能且只能進行全部的重新配置。在配置過程中，計算的中間結(jié)果必須取出存放在額外的存儲區(qū)，直到新的配置功能全部下載完為止，重構(gòu)前后電路相互獨立，沒有關(guān)聯(lián)。
(2)局部重構(gòu)。對重構(gòu)器件或系統(tǒng)的局部重新配置，與此同時，其余局部的工作狀態(tài)不受影響。局部重構(gòu)對減小重構(gòu)的范圍和單元數(shù)目，大大縮短重構(gòu)時間，占有相當(dāng)?shù)膬?yōu)勢。
2 基于FPGA的局部動態(tài)可重構(gòu)技術(shù)
2．1 具有局部動態(tài)可重構(gòu)功能的FPGA
過去大家普遍進行動態(tài)重構(gòu)研究的FPGA主要有Xilinx公司的XC6200系列和Atmel公司的AT6000系列等。它們也是基于SRAM結(jié)構(gòu)，但是SRAM的各個單元能夠單獨訪問配置，即局部重構(gòu)。它們的功能互不影響，因而具有局部重構(gòu)的特征。這樣做的優(yōu)點顯著，但也會付出增大硬件電路規(guī)模和功耗的代價。最終要實現(xiàn)電子系統(tǒng)的完全實時重構(gòu)，應(yīng)采用結(jié)構(gòu)上具有動態(tài)局部重構(gòu)功能的FPGA器件，如Xilinx公司的Virtex－4系列。
2．2 基于FPGA局部動態(tài)可重構(gòu)技術(shù)主要特征及典型原理
FPGA局部動態(tài)可重構(gòu)技術(shù)的特征就是將整體按功能或按時序分解為不同的組合，并根據(jù)實際需要，分時對芯片進行局部動態(tài)重構(gòu)，以較少的硬件資源實現(xiàn)較大的時序系統(tǒng)整體功能。圖3給出一種典型的FPGA局部動態(tài)可重構(gòu)。由圖3可以看出，在外部邏輯的控制下，可以實時動態(tài)地對芯片邏輯實現(xiàn)局部重構(gòu)。通過控制布局、布線的資源，實現(xiàn)系統(tǒng)的動態(tài)重構(gòu)。 本文引用地址：http://www.ex-cimer.com/article/191610.htm
2．3 FPGA實現(xiàn)局部動態(tài)可重構(gòu)的結(jié)構(gòu)要求
要使FPGA有效地實現(xiàn)實時系統(tǒng)動態(tài)重構(gòu)，F(xiàn)PGA在結(jié)構(gòu)上必須滿足以下要求：
(1)不僅具有可重新編程能力，同時可動態(tài)進行系統(tǒng)資源地重新配置，而不會破壞器件中全局或局部邏輯操作能力。很多傳統(tǒng)的FPGA把配置數(shù)據(jù)存放在外部的串行EPROM中。這種方式有3個缺點：重構(gòu)之前整個FPGA必須停止工作；只是對整個FPGA進行重構(gòu)；重構(gòu)時FPGA中以前的內(nèi)部狀態(tài)無法保存。新的能夠?qū)崿F(xiàn)動態(tài)可重構(gòu)的FPGA不需要在重構(gòu)之前觸發(fā)復(fù)位信號，而是將FPGA芯片中的一局部邏輯電路的時鐘關(guān)閉，然后重新配置邏輯電路，最后恢復(fù)時鐘信號。
(2)FPGA內(nèi)部配置信息對稱，記載任何時刻，任何通用的基本邏輯功能可以配置于器件的任何一個位置，運用簡單模型組合去實現(xiàn)設(shè)汁中的復(fù)雜功能。
3 基于FPGA的可重構(gòu)演示系統(tǒng)的設(shè)計與實現(xiàn)
3．1 演示驗證系統(tǒng)的硬件組成及各部分功能
(1)演示驗證系統(tǒng)的硬件組成，如圖4所示。ARM處理器片內(nèi)具有256 KB的片上SRAM存儲器、2 MB容量FLAsH存儲器。主要是對sPARTEN－3AN系列的FPGA進行控制，控制其調(diào)取FLASH存儲器中的重構(gòu)方案；FLAsH存儲器的并行數(shù)據(jù)通過ARM轉(zhuǎn)換成串行；ARM中自帶的FLAsH存儲器用來存放程序；
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