基于FPGA的動態(tài)可重構(gòu)系統(tǒng)設(shè)計與實現(xiàn)
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3．3．2 Virtex-4系列FPGA在該系統(tǒng)中的配置模式
Virtex-4器件的配置方法是用串行從模式、串行主模式、SelectMAP從模式、SelectMAP主模式、邊界掃描模式(JTAG)之一將比特流載入內(nèi)部配置存儲器的：在該系統(tǒng)中采用可重構(gòu)應(yīng)用單元的FPGA配置模式有兩種：
(1)JTAG方式(邊界掃描方式)
通過SPARTEN-3AN系列中FPGA提供的外部邏輯驅(qū)動JTAG專用引腳與同樣4個JTAG引腳的兩個應(yīng)用FPGA及配置它們的PRROM串聯(lián)起來，形成邊界掃描鏈(Boundary-Scan Chain)將配置數(shù)據(jù)下載到FPGA中。在這種模式下，數(shù)據(jù)以每TCK一位的速度加載，如圖5所示。
本文引用地址：http://www.ex-cimer.com/article/191610.htm
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JTAG或邊界掃描模式是一種行業(yè)標(biāo)準(zhǔn)的(IEEE1149．1或1532)串行編程模式。該模式通過電纜、微處理器或其他器件提供的外部邏輯驅(qū)動JTAG專用引腳TCK和JTAG測試時鐘輸入。當(dāng)TCK保持在零狀態(tài)時，測試邏輯狀態(tài)應(yīng)保持不變；TMS為測試模式選擇，控制JTAG狀態(tài)。出現(xiàn)在TMS的信號在TCK的上升沿由測試邏輯采樣進(jìn)入測試訪問口(Test AccessPort，TAP)控制器；TDI：測試數(shù)據(jù)輸入，測試數(shù)據(jù)在TCK的上升沿采樣進(jìn)入移位寄存器(SR)；TD0：測試數(shù)據(jù)輸出，測試結(jié)果在TCK的下降沿從移位寄存器(SR)移出，輸出數(shù)據(jù)與輸入到TDI的數(shù)據(jù)應(yīng)不出現(xiàn)倒置。這種模式因其標(biāo)準(zhǔn)化程度和可通過同樣4個JTAG引腳為FPGA編程的能力而廣泛使用。JTAG方式常用于實現(xiàn)在線編程(In-System Programma-ble，ISP)，對FPGA進(jìn)行編程。
JTAG在線編程的特征也改變了傳統(tǒng)生產(chǎn)流程，將以前先對芯片進(jìn)行預(yù)編程再裝到板上的工藝簡化為先固定器件到電路板上，再用JTAG口進(jìn)行編程。Xilinx的Virtex-4系列支持在一個邊界掃描(JTAG)鏈中配置多個FPGA，每次，只配置鏈中的1個FPGA，大大降低了實現(xiàn)難度。
(2)PROM配置模式，是由SPARTEN3AN系列FPGA為每一個Virtex-4系列FPGA配置一組PROM控制線實現(xiàn)FPGA的下載。SPARTEN3AN系列FPGA和可重構(gòu)應(yīng)用單元的每一個virtex-4系列FPGA之間分別有一組PROM的控制線，每組都包括DIN(配置數(shù)據(jù)輸入)、CCLK(配置時鐘)、DONE(FP-GA配置完成)、PROG(觸發(fā)重配置)、INT(配置初始化)5個信號，通過這些信號將配置數(shù)據(jù)下載到Virtex-4系列FPGA中去。兩種方式互補(bǔ)，在邊界掃描鏈發(fā)生斷裂影響到整個鏈的功能時，可以使用PROM模式替補(bǔ)，提高了重構(gòu)過程的可靠性。
4 結(jié) 語
基于SRAM的FPGA的問世標(biāo)志著現(xiàn)代可重構(gòu)技術(shù)的開端，并極大地推動了其發(fā)展?？删幊蘁PGA可以根據(jù)不同算法設(shè)計合理的硬件結(jié)構(gòu)，以達(dá)到提高執(zhí)行效率的目的。動態(tài)可重構(gòu)FPGA可以在程序運行中動態(tài)完成FPGA的不同配置電路功能，在不同時段執(zhí)行不同的算法，實現(xiàn)了虛擬硬件可重構(gòu)計算技術(shù)。這里提出的通過微處理器加FPGA結(jié)合串行菊花鏈實現(xiàn)可重構(gòu)的方式，實現(xiàn)了動態(tài)可重構(gòu)FPGA結(jié)構(gòu)設(shè)計的一種應(yīng)用。另外，該驗證演示了系統(tǒng)中可重構(gòu)控制器還可以結(jié)構(gòu)模塊化，能夠工程化應(yīng)用于其他設(shè)計中，具有靈活及可移植性強(qiáng)的優(yōu)點。
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