SDH中E1接口數(shù)字分接復(fù)用器的VHDL設(shè)計(jì)及FPGA實(shí)現(xiàn)
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在接收端，復(fù)接口的SYNC檢測(cè)模塊在7路E1數(shù)據(jù)流中分別檢測(cè)出7個(gè)SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC，并使得7路E1數(shù)據(jù)同步。之后，就可以對(duì)這7路E1數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換了。對(duì)于轉(zhuǎn)換后的14Mbps數(shù)據(jù)還需要扣除在分接器中固定插入的零。根據(jù)要求對(duì)于12Mbps的數(shù)據(jù)再一次做幀頭/幀尾檢測(cè)以便在兩幀數(shù)據(jù)之間插入全“1”的空閑碼。這樣的就正確恢復(fù)出發(fā)送端的12Mbps碼流。
在發(fā)送端和接收端所有SYNC的處理都用FIFO技術(shù)來實(shí)現(xiàn)。電路設(shè)計(jì)采用硬件高級(jí)描述語(yǔ)言VHDL和狀態(tài)機(jī)來完成，用FPGA驗(yàn)證實(shí)現(xiàn)。為提高電路的可實(shí)現(xiàn)性，設(shè)計(jì)全部采用D觸發(fā)器和邏輯門來實(shí)現(xiàn)，并且綜合約束工具來控制FPGA內(nèi)部電路的路徑延時(shí)。
2 VHDL語(yǔ)言設(shè)計(jì)相對(duì)于傳統(tǒng)設(shè)計(jì)的優(yōu)點(diǎn)
（1）采用自頂向上（Top Down）的設(shè)計(jì)方法
與傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)從具體的設(shè)計(jì)單元開始不同，VHDL設(shè)計(jì)是從系統(tǒng)的總體要求出發(fā)，先進(jìn)行系統(tǒng)建模仿真，仿真通過后再利用VHDL層次化、結(jié)構(gòu)化及行為化的描述方法將各個(gè)模塊模型用可實(shí)現(xiàn)的VHDL電路描述替換。這對(duì)于一個(gè)非常大的硬件系統(tǒng)設(shè)計(jì)從總體上把握設(shè)計(jì)的可行性是非常重要的。
（2）采用系統(tǒng)的早期仿真
通過對(duì)系統(tǒng)建模的早期仿真便于在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中潛在的問題，與傳統(tǒng)的自下而上設(shè)計(jì)的后期仿真相比可大大縮短系統(tǒng)設(shè)計(jì)的周期。
（3）降低了硬件電路的設(shè)計(jì)難度
不需要象傳統(tǒng)的設(shè)計(jì)方法在設(shè)計(jì)前就要寫出電路的邏輯表達(dá)式、真值表及卡諾圖化簡(jiǎn)，VHDL在設(shè)計(jì)計(jì)數(shù)器的時(shí)候只關(guān)心計(jì)數(shù)器的狀態(tài)就可以了。這樣也大大縮短系統(tǒng)設(shè)計(jì)的周期。這對(duì)于時(shí)間效益的現(xiàn)代社會(huì)是非常重要的。
（4）VHDL設(shè)計(jì)文檔的靈活性
用VHDL設(shè)計(jì)硬件電路，主要的設(shè)計(jì)文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉(zhuǎn)化為原理圖。另外，它資源量小，便于保存，可以方便地被其它設(shè)計(jì)所利用，可繼承性好，在源文件中可方便地加入注釋，可讀性好。
3 分接復(fù)用器的VHDL及狀態(tài)轉(zhuǎn)移圖設(shè)計(jì)
3.1 分接復(fù)用器頂層VHDL建模（Top level）及系統(tǒng)功能仿真
（1）系統(tǒng)發(fā)送頂層建模的VHDL端口描述
Library IEEE;
Use IEEE.std_logic_1164.all;--引用庫(kù)說明；
Entity TRAN_TOP is
Port (RESET : IN STD_LOGIC;--ststem reset signal;
XCLK_IN : IN STD_LOGIC;--14.336MHz input high clock;
DATAIN : IN STD_LOGIC;--12.544MHz input data;
CLK12M :OUT STD_LOGIC;--12.544MHz input clock;
READCLK_OUT:OUT STD_LOGIC;--2.048 MHz output clock;
ROUT:OUT STD_LOGIC_VECTOR(6 downto 0)-2.048 MHz 7 route -output data;
);
end TRAN_TOP;
(2)系統(tǒng)發(fā)送頂層建模的VHDL仿真波形
如圖3所示，送來的10M二進(jìn)制的一幀數(shù)據(jù)（DATAIN）為“1100010001（幀頭）1111111111，1111111111，1111111111，11111111，1000000001 （幀尾）”。把分接為7路2M的數(shù)據(jù)如下：
ROUT0：0，0111111110（插入的SYNC）1011111，0（每7bit固定插入‘0’）10,111…(空閑碼)
ROUT1：0，0111111110（插入的SYNC）1011111，0（每7bit固定插入‘0’）10，111…（空閑碼）
ROUT2：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）10，111…（空閑碼）
ROUT3：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）10，111…（空閑碼）
ROUT4：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）00，111…（空閑碼）
ROUT5：0，0111111110（插入的SYNC）1111111，0（每7bit固定插入‘0’）01，111…（空閑碼）
ROUT6：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）0，1111…（空閑碼）
這樣，從仿真波形可知電路完成了每幀二進(jìn)制10M數(shù)據(jù)分接為7路2M數(shù)據(jù)時(shí)在每路2M數(shù)據(jù)中插入SYNC（0111111110）、每7bit固定插入‘0’以及在10M數(shù)據(jù)每幀分接完后插入全1空閑碼的操作。
評(píng)論