基于Verilog HDL的UART模塊設(shè)計(jì)與仿真
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5)STOP狀態(tài) 接收停止位，完成一個(gè)數(shù)據(jù)幀的接收，并將rec_ready置為1，表明收據(jù)接收完畢，待微機(jī)讀取。其仿真結(jié)果如圖5所示。本文引用地址：http://www.ex-cimer.com/article/191639.htm
2．3 發(fā)送模塊
發(fā)送模塊的設(shè)計(jì)相對(duì)簡(jiǎn)單，其功能是將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并且在輸出的串行數(shù)據(jù)流中加入起始位和停止位。發(fā)送器首先將要發(fā)送的8位數(shù)據(jù)寄存，并在最低位后添加起始位‘0’，在最高位前添加停止位‘l’，組成10位要發(fā)送的數(shù)據(jù)，然后根據(jù)UART內(nèi)核模塊的計(jì)數(shù)值將相應(yīng)的數(shù)據(jù)送入移位寄存器輸入端。UART內(nèi)核模塊輸出的計(jì)數(shù)值是從0依次計(jì)到9，即先將要發(fā)送數(shù)據(jù)的最低位送入移位寄存器。仿真結(jié)果如圖6所示。
2．4 UART各個(gè)模塊的整合
在各模塊功能實(shí)現(xiàn)的基礎(chǔ)上，把它們有機(jī)地整合在一起，使波特率發(fā)生器能夠按照UART通訊的要求正常工作，接收模塊和發(fā)送模塊能夠根據(jù)各自的復(fù)位信號(hào)使整合模塊具有發(fā)送或接收功能。仿真結(jié)果如圖7所示。
3 結(jié)束語(yǔ)
本文介紹了基于Verilog HDL設(shè)計(jì)的UART模塊，采樣點(diǎn)選擇可靠，其可以準(zhǔn)確判斷接收數(shù)據(jù)的起始，接收器與接收數(shù)據(jù)實(shí)現(xiàn)同步，串行數(shù)據(jù)能被準(zhǔn)確接收，并通過(guò)在ModelSim下的仿真，可下載至可編程邏輯器件中實(shí)現(xiàn)UART功能。
評(píng)論