基于FPGA的自適應(yīng)譜線增強系統(tǒng)設(shè)計

TLC5510是TI公司的高速模／數(shù)轉(zhuǎn)換器，可以用于視頻處理、高速數(shù)據(jù)轉(zhuǎn)換等領(lǐng)域，它的轉(zhuǎn)換速率達到20 Mb／s，采用高速AD芯片是為了與FPGA的高速處理能力相匹配。EP2C8F256C6是Altera公司的生產(chǎn)的CycloneⅡ系列的FPGA，片內(nèi)具有162 Kb的片內(nèi)存儲器和36個18×18 b片內(nèi)乘法器，可以用于實現(xiàn)復(fù)雜數(shù)字信號算法。片內(nèi)存儲器基于流行的M4K存儲器塊，可以支持廣泛的配置方式，包括RAM，ROM、先入先出(FIFO)緩沖器以及單端口和雙端口模式等。片內(nèi)乘法器是低成本數(shù)字信號處理(DSP)應(yīng)用的理想方案。這些乘法器可用于實現(xiàn)通用DSP功能，如有限沖擊響應(yīng)(FIR)濾波器、快速傅里葉變換、相關(guān)器、編／解碼器以及數(shù)控振蕩器(NCO)。EP2C8F256C6提供高級外部存儲器接口支持，允許開發(fā)人員集成外部單倍數(shù)據(jù)速率(SDR)、雙倍數(shù)據(jù)速率(DDR)、DDR2 SDRAM器件以及第2代4倍數(shù)據(jù)速率(QDRⅡ)SRAM器件。片內(nèi)具有時鐘管理模塊，利用PLL實現(xiàn)片內(nèi)時鐘合成，使數(shù)據(jù)處理速率遠高于信號采集速率，以滿足實時性要求。在FPGA內(nèi)部首先實現(xiàn)TLC5510的采樣控制，采樣信號先要存人片內(nèi)FIFO，當(dāng)每次ALE算法迭代完成后，取出FIFO中的數(shù)據(jù)，更新處理數(shù)據(jù)。需要處理的數(shù)據(jù)經(jīng)過信號延遲處理和LMS自適應(yīng)濾波算法后得到譜線增強的信號。片內(nèi)時鐘合成模塊為系統(tǒng)提供時鐘信號，利用片內(nèi)PLL對晶振時鐘倍頻和分頻。為片內(nèi)提供600 MHz時鐘和片外TLC5510以及RAM提供10 MHz時鐘。為了保證數(shù)據(jù)精度，經(jīng)過ALE處理后的數(shù)據(jù)以16位二進制數(shù)字信號輸出。片外存儲器選用64K×16 b靜態(tài)RAM芯片CY7C1021V，它的讀／寫控制時序也由FPGA實現(xiàn)。
3．1 TLC5510的控制
TLC5510是8位高速模數(shù)轉(zhuǎn)換器，以流水線的工作方式進行采樣，在每一個時鐘周期啟動1次采樣、完成1次采樣，采樣在時鐘下降沿進行，經(jīng)過2．5個時鐘周期后輸出轉(zhuǎn)換結(jié)果。設(shè)計中根據(jù)采樣時序，用狀態(tài)機來描述采樣控制過程，實現(xiàn)了采樣的控制。實現(xiàn)狀態(tài)交替的VHDL代碼如下：

3．2 采樣信號延遲
為了實現(xiàn)延時，F(xiàn)PGA片內(nèi)開辟了3個緩沖區(qū)，分別是輸入、時延、權(quán)值緩沖區(qū)。采樣后的數(shù)據(jù)首先存入片內(nèi)數(shù)據(jù)緩存FIFO，進入待命狀態(tài)。時延緩沖區(qū)實現(xiàn)△長度的時延，權(quán)值緩沖區(qū)儲存權(quán)值。其中，時延緩沖區(qū)和輸入緩沖區(qū)地址是連續(xù)的。時延緩沖區(qū)的長度由延遲△決定，輸入緩沖區(qū)和權(quán)值緩沖區(qū)的長度由權(quán)值的維數(shù)決定。緩沖區(qū)的實現(xiàn)是在VHDL語言編寫的程序中定義存儲數(shù)據(jù)的向量，這些數(shù)據(jù)向量的數(shù)據(jù)類型定義如下：

其中：ARRAY_N1BIF定義的是濾波器參數(shù)向量的數(shù)據(jù)類型；ARRAY_N1BITX定義的延遲后信號向量的數(shù)據(jù)類型；ARRAY_N1BIT定義的是輸入信號向量的數(shù)據(jù)類型；ARRAY_N2BIT定義的是譜線增強后信號向量的數(shù)據(jù)類型；W1是采樣數(shù)據(jù)的寬度，這里為8；Delay是延時長度；L是濾波器階數(shù)。