基于FPGA的電網(wǎng)實(shí)時(shí)數(shù)據(jù)采集與控制
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隨著科學(xué)技術(shù)和國(guó)民經(jīng)濟(jì)的快速發(fā)展，各種工業(yè)生產(chǎn)對(duì)電力系統(tǒng)對(duì)電能質(zhì)量的要求越來(lái)越高，因此，對(duì)電網(wǎng)參數(shù)進(jìn)行實(shí)時(shí)檢測(cè)與分析具有重要的意義。要解決電能質(zhì)量問(wèn)題，首先要建立電能質(zhì)量各項(xiàng)指標(biāo)的監(jiān)測(cè)和分析系統(tǒng)，對(duì)電網(wǎng)中的各種指標(biāo)進(jìn)行實(shí)時(shí)更新測(cè)量和數(shù)據(jù)采集。傳統(tǒng)的電網(wǎng)數(shù)據(jù)采集系統(tǒng)往往采用單片機(jī)或數(shù)字信號(hào)處理器(DSP)作為控制器，來(lái)控制模／數(shù)轉(zhuǎn)換器(ADC)、存儲(chǔ)器和其他外圍電路的工作。但是，由于單片機(jī)本身的指令周期以及處理速度的影響，其時(shí)鐘頻率較低，各種功能都要靠軟件的運(yùn)行來(lái)實(shí)現(xiàn)，而軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中占有很大的比例，效率較低，很難滿足系統(tǒng)對(duì)數(shù)據(jù)采集系統(tǒng)實(shí)時(shí)性和同步性的要求。由于對(duì)電網(wǎng)的諧波進(jìn)行FFT分析時(shí)，電網(wǎng)頻率不是一成不變的，因此，以固定的采樣頻率對(duì)電信號(hào)進(jìn)行采樣時(shí)，如電網(wǎng)頻率發(fā)生波動(dòng)，采樣頻率將不能與輸入信號(hào)同步，因而會(huì)產(chǎn)生頻譜泄漏。事實(shí)上，除了產(chǎn)生頻譜泄露以外，對(duì)于離散傅里葉變換來(lái)說(shuō)，非同步采樣時(shí)，即使信號(hào)含有單一頻率，其離散傅里葉變換也不可能求出信號(hào)的準(zhǔn)確參數(shù)，而會(huì)產(chǎn)生柵欄效應(yīng)。
為了解決這些不足，可在數(shù)據(jù)采樣部分采用高速A／D轉(zhuǎn)換芯片ADS7864，即在數(shù)據(jù)采集的控制部分則利用FPGA(可編程邏輯器件)直接控制ADS7864對(duì)模擬信號(hào)進(jìn)行采樣。然后將轉(zhuǎn)換好的12位二進(jìn)制數(shù)據(jù)迅速存儲(chǔ)到FPGA內(nèi)部的存儲(chǔ)器中。為了提高諧波測(cè)量的精度，還可采用硬件描述語(yǔ)言VHDL來(lái)設(shè)計(jì)數(shù)字鎖相環(huán)和同步被測(cè)信號(hào)，以實(shí)現(xiàn)對(duì)誤差的修正?？刂破鲃t根據(jù)數(shù)字鎖相環(huán)模塊檢測(cè)出的信號(hào)頻率大小實(shí)時(shí)調(diào)整A／D轉(zhuǎn)換器的采樣頻率，以同步被測(cè)信號(hào)，提高測(cè)量精度。
1設(shè)計(jì)方案
圖1所示是本數(shù)據(jù)采集控制模塊的設(shè)計(jì)框圖。圖中，數(shù)字鎖相倍頻模塊每輸出一個(gè)有效的采樣觸發(fā)信號(hào)CLK，ADC控制器就完成一次6通道的采樣操作，然后停止等待下一個(gè)觸發(fā)脈沖的到來(lái)。時(shí)鐘管理模塊的作用是利用最小系統(tǒng)板上的50 MHz晶振輸入，經(jīng)過(guò)編程進(jìn)行1000分頻，以將其轉(zhuǎn)換成50 kHz提供給AD控制器。至于雙口RAM存儲(chǔ)模塊，由于QuqartusII內(nèi)部有一個(gè)可調(diào)用的ROM宏功能模塊，因此，在使用時(shí)，只要將其調(diào)出，并按照本系統(tǒng)的要求對(duì)存儲(chǔ)容量和地址端口進(jìn)行設(shè)置，就可以作為模塊來(lái)用。
評(píng)論