使用SignalTap II邏輯分析儀調試FPGA

1 概述

--- 隨著FPGA容量的增大，F(xiàn)PGA的設計日益復雜，設計調試成為一個很繁重的任務。為了使得設計盡快投入市場，設計人員需要一種簡易有效的測試工具，以盡可能的縮短測試時間。傳統(tǒng)的邏輯分析儀在測試復雜的FPGA設計時，將會面臨以下幾點問題：1）缺少空余I/O引腳。設計中器件的選擇依據(jù)設計規(guī)模而定，通常所選器件的I/O引腳數(shù)目和設計的需求是恰好匹配的。2）I/O引腳難以引出。設計者為減小電路板的面積，大都采用細間距工藝技術，在不改變PCB板布線的情況下引出I/O引腳非常困難。3）外接邏輯分析儀有改變FPGA設計中信號原來狀態(tài)的可能，因此難以保證信號的正確性。4）傳統(tǒng)的邏輯分析儀價格昂貴，將會加重設計方的經(jīng)濟負擔。

--- 伴隨著EDA工具的快速發(fā)展，一種新的調試工具Quartus II 中的SignalTap II 滿足了FPGA開發(fā)中硬件調試的要求，它具有無干擾、便于升級、使用簡單、價格低廉等特點。本文將介紹SignalTap II邏輯分析儀的主要特點和使用流程，并以一個實例介紹該分析儀具體的操作方法和步驟。

2 SignalTap II的特點及使用

--- SignalTap II嵌入邏輯分析儀集成到Quartus II設計軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)（SOPC）設計中實時信號的狀態(tài)，這樣開發(fā)者就可以在整個設計過程中以系統(tǒng)級的速度觀察硬件和軟件的交互作用。它支持多達1024個通道，采樣深度高達128Kb，每個分析儀均有10級觸發(fā)輸入/輸出，從而增加了采樣的精度。SignalTap II為設計者提供了業(yè)界領先的SOPC設計的實時可視性，能夠大大減少驗證過程中所花費的時間。目前SignalTap II邏輯分析儀支持的器件系列包括：APEXT II, APEX20KE, APEX20KC, APEX20K, Cyclone, Excalibur, Mercury, Stratix GX, Stratix。

--- SignalTap II將邏輯分析模塊嵌入到FPGA中，如圖1所示。邏輯分析模塊對待測節(jié)點的數(shù)據(jù)進行捕獲，數(shù)據(jù)通過JTAG接口從FPGA傳送到Quartus II軟件中顯示。使用SignalTap II無需額外的邏輯分析設備，只需將一根JTAG接口的下載電纜連接到要調試的FPGA器件。SignalTap II對FPGA的引腳和內部的連線信號進行捕獲后，將數(shù)據(jù)存儲在一定的RAM塊中。因此，需要用于捕獲的采樣時鐘信號和保存被測信號的一定點數(shù)的RAM塊。

--- 使用SignalTap II的一般流程是：設計人員在完成設計并編譯工程后，建立SignalTap II (.stp)文件并加入工程、配置STP文件、編譯并下載設計到FPGA、在Quartus II軟件中顯示被測信號的波形、在測試完畢后將該邏輯分析儀從項目中刪除。以下描述設置 SignalTap II 文件的基本流程：

--- 1．設置采樣時鐘。采樣時鐘決定了顯示信號波形的分辨率，它的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。SignalTap II在時鐘上升沿將被測信號存儲到緩存。

--- 2．設置被測信號?？梢允褂肗ode Finder 中的 SignalTap II 濾波器查找所有預綜合和布局布線后的SignalTap II 節(jié)點，添加要觀察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS（低壓差分）信號。

--- 3．配置采樣深度、確定RAM的大小。SignalTap II所能顯示的被測信號波形的時間長度為Tx，計算公式如下：
--- Tx=N×Ts
--- N為緩存中存儲的采樣點數(shù)，Ts為采樣時鐘的周期。

--- 4．設置buffer acquisition mode。buffer acquisition mode包括循環(huán)采樣存儲、連續(xù)存儲兩種模式。循環(huán)采樣存儲也就是分段存儲，將整個緩存分成多個片段(segment)，每當觸發(fā)條件滿足時就捕獲一段數(shù)據(jù)。該功能可以去掉無關的數(shù)據(jù)，使采樣緩存的使用更加靈活。