使用SignalTap II邏輯分析儀調(diào)試FPGA

--- 6．觸發(fā)條件?？梢栽O(shè)定復(fù)雜的觸發(fā)條件用來捕獲相應(yīng)的數(shù)據(jù)，以協(xié)助調(diào)試設(shè)計(jì)。當(dāng)觸發(fā)條件滿足時(shí)，在signalTap時(shí)鐘的上升沿采樣被測信號(hào)。

--- 完成STP設(shè)置后，將STP文件同原有的設(shè)計(jì)下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕獲結(jié)果。SignalTap II可將數(shù)據(jù)通過多余的I/O引腳輸出，以供外設(shè)的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

3 實(shí)例分析

--- 本文以一個(gè)ADC0809器件的采樣控制器作為實(shí)例，具體說明如何用SignalTap II 來進(jìn)行FPGA設(shè)計(jì)的驗(yàn)證。使用Altera公司的器件Cyclone系列FPGA- EP1C12Q240C8，該器件支持SignalTap II 嵌入式邏輯分析儀的使用。

--- FPGA的設(shè)計(jì)結(jié)構(gòu)如圖2所示。數(shù)字倍頻器的倍頻輸出提供ADC控制器的采樣觸發(fā)脈沖。A/D轉(zhuǎn)換器ADC0809的操作時(shí)序見數(shù)據(jù)手冊(cè)，根據(jù)其操作時(shí)序，ADC控制器來實(shí)現(xiàn)ADC0809的數(shù)據(jù)采集操作，采樣的時(shí)機(jī)由倍頻器來控制?？刂破髅靠刂仆瓿梢淮尾蓸硬僮?，則停止等待下一個(gè)觸發(fā)脈沖的到來。倍頻器每輸出一個(gè)低電平脈沖，ADC采樣控制器的狀態(tài)機(jī)進(jìn)行一次采樣操作。在倍頻器的觸發(fā)控制下，完成被測信號(hào)一個(gè)基波周期N個(gè)點(diǎn)的等間隔采樣，同時(shí)數(shù)字倍頻器跟蹤輸入信號(hào)的頻率的變化，盡可能地保持N個(gè)點(diǎn)的采樣寬度正好為被測信號(hào)一個(gè)周波的寬度。

--- 測試項(xiàng)目是基于FPGA的AD采樣控制器，它是用狀態(tài)機(jī)控制的周期性的重復(fù)事件，一次采樣操作完成后等待采樣脈沖、開始下一次的采樣。針對(duì)待測項(xiàng)目的周期性，

--- 在STP文件中將buffer acquisition mode分別設(shè)為連續(xù)存儲(chǔ)和循環(huán)采樣存儲(chǔ)兩種模式進(jìn)行驗(yàn)證。連續(xù)存儲(chǔ)方式記錄采樣操作的連續(xù)過程，而在循環(huán)采樣存儲(chǔ)方式下SignalTap II記錄多次采樣時(shí)刻數(shù)據(jù)。

--- 按照上述SignalTap II的使用步驟，在編譯后的工程中添加STP文件，并對(duì)文件進(jìn)行設(shè)置，如圖3所示。如1處設(shè)置采樣時(shí)鐘ct[3]，系統(tǒng)時(shí)鐘的16分頻。2處添加測試信號(hào)，包括待測模塊輸出的AD采樣控制信號(hào)和狀態(tài)機(jī)的狀態(tài)等。3處是采樣深度的設(shè)置，設(shè)為512。在4處的設(shè)置確定了在clko時(shí)鐘的上升沿觸發(fā)邏輯分析儀。在連續(xù)存儲(chǔ)模式下設(shè)置buffer acquisition mode為Circular前觸發(fā)位置。在分段存儲(chǔ)模式下設(shè)置為Sigmented 512 1 bit segments，表示將存儲(chǔ)區(qū)劃分成512個(gè)段，每段1個(gè)位的存儲(chǔ)深度。存儲(chǔ)模式的設(shè)置如圖中6所示。另外，使用Mnemonic Table將狀態(tài)機(jī)的7個(gè)狀態(tài)標(biāo)示為直觀名稱。

--- 首先將STP文件設(shè)置成連續(xù)存儲(chǔ)模式，并將該文件連同工程一起下載到FPGA中。在連續(xù)存儲(chǔ)模式下，SignalTap II在clko時(shí)鐘的上升沿連續(xù)采樣直到采樣點(diǎn)數(shù)達(dá)到512個(gè)。這樣，SignalTap II記錄了一次采樣過程的所有數(shù)據(jù)，捕獲結(jié)果如圖4所示，從中可以看到FPGA控制ADC0809轉(zhuǎn)換的時(shí)序波形。

--- 將圖3所示步驟6中的Buffer acquisition node改為Segmented方式，設(shè)其值為256 1 bit segments，并將修改后的STP文件連同工程重新下載到FPGA中。和單次觸發(fā)相同的是邏輯分析儀在ADC0809采樣時(shí)鐘上升沿時(shí)觸發(fā)邏輯分析儀，不同的是因?yàn)槊恳欢沃挥?bit的存儲(chǔ)深度，因此捕獲1位數(shù)據(jù)后邏輯分析儀停止，等待下一次滿足觸發(fā)信號(hào)再次啟動(dòng)，一共啟動(dòng)256次。在波形顯示窗口，設(shè)顯示格式為Line Chart，這樣結(jié)果就直觀的顯示為連續(xù)的波形。分片采樣，可觀察同步采樣的結(jié)果，圖5是連續(xù)采樣256個(gè)點(diǎn)的結(jié)果波形。

4 結(jié)論

--- SignalTap II 嵌入式邏輯分析器，提供了芯片測試的一個(gè)很好的途徑。通過SignalTap II 測試芯片無需外接專用儀器，它在器件內(nèi)部捕獲節(jié)點(diǎn)進(jìn)行分析和判斷系統(tǒng)故障。本文通過對(duì)Cyclone EP1C12器件的實(shí)驗(yàn)證實(shí)該測試手段大大提高系統(tǒng)的調(diào)試能力，具有很好的效果。