利用FPGA和CPLD數(shù)字邏輯實(shí)現(xiàn)ADC

如果模擬電壓較高，數(shù)字輸出的最高有效位是邏輯“1”。如果模擬電壓較低，則數(shù)字輸出為邏輯“0”。SAR移到下一位，采樣時(shí)間減半(為整個(gè)電壓擺幅的四分之一)。這個(gè)過(guò)程不斷重復(fù)，直到A/D轉(zhuǎn)換器達(dá)到所需的精度。在圖2中的例子中，觀察RC電路電壓是如何逐漸接近模擬輸入值。在這個(gè)簡(jiǎn)單例子中，SAR(0101)的4位數(shù)字輸出展示在圖的底部。

圖2：基于SAR的 A/D轉(zhuǎn)換器運(yùn)作實(shí)例。

低頻設(shè)計(jì)可以用來(lái)監(jiān)測(cè)幾個(gè)模擬電壓的電平，這些電平表示各種電源電壓和環(huán)境傳感器的輸出。CPLD實(shí)現(xiàn)可以監(jiān)控PCB的電源電壓(3.3V，2.5V和1.8V)，以及溫度和濕度傳感器和開(kāi)放式機(jī)箱的報(bào)警。為測(cè)量多個(gè)模擬輸入，可針對(duì)每個(gè)模擬電壓連同附加的RC電路采用一個(gè)LVDS輸入。由于模擬電壓是緩慢改變的，LVDS輸出可多路復(fù)用，這樣在每個(gè)輸入之間就可以共享數(shù)字邏輯功能。

低頻/最小邏輯ADC的測(cè)試結(jié)果

無(wú)需可選數(shù)字濾波電路的低頻/最小邏輯電路已經(jīng)用一塊*估板在萊迪思的MachXO CPLD上實(shí)現(xiàn)，并使用電壓范圍為0V至3.3V的0.8Hz輸入信號(hào)。如圖1所示，采用可選的存儲(chǔ)器緩沖區(qū)及萊迪思ispLEVER設(shè)計(jì)軟件的Reveal Logic Analyzer功能。該功能將緩沖存儲(chǔ)器添加至目標(biāo)設(shè)計(jì)，并加入控制數(shù)字信號(hào)采集、數(shù)據(jù)緩沖和通過(guò)JTAG電纜輸出數(shù)據(jù)到計(jì)算機(jī)所需的邏輯。在測(cè)試過(guò)程中，使用Linear公司的PScope軟件在捕獲的數(shù)據(jù)上運(yùn)行FFT。該電路對(duì)0.8Hz模擬輸入的響應(yīng)顯示在圖3的上半部分。

圖3：A/D轉(zhuǎn)換器的結(jié)果實(shí)例：低頻和高頻選項(xiàng)。

接收到的數(shù)字信號(hào)顯示在PScope屏的頂部窗口中?？v軸用來(lái)測(cè)量代碼步長(zhǎng)(0到255)，橫軸用來(lái)測(cè)量采樣(在這個(gè)例子中有1024個(gè)樣本)。在邊欄的右上角報(bào)告頻率，如f1(基本)頻率。FFT的結(jié)果顯示在窗口的下面，根據(jù)它們的dB水平通過(guò)縱軸顯示諧波頻率。從FFT產(chǎn)生的關(guān)鍵參數(shù)顯示在右下側(cè)欄，其中包括有效位數(shù)(ENOB)和信噪比(SNR)。這些結(jié)果表明，輸入信號(hào)已成功轉(zhuǎn)換為具有好的分辨率和信噪比的數(shù)字信號(hào)。

實(shí)現(xiàn)更高頻率的ADC

圖1右上角的較高頻ADC的前端仍然采用RC電路和LVDS輸入。過(guò)采樣觸發(fā)器捕獲LVDS輸入的比較結(jié)果。通過(guò)驅(qū)動(dòng)RC電路的通用LVCMOS輸出反饋這個(gè)信號(hào)。如果比較器輸出為邏輯“1”，這意味著模擬輸入高于RC電路的電壓。邏輯“1”通過(guò)觸發(fā)器采樣，并反饋到RC電路，使RC電路的電壓上升。如果比較器輸出為邏輯“0”，反饋信號(hào)將為邏輯“0”，這將會(huì)使得RC電壓更低。通過(guò)這個(gè)簡(jiǎn)單的反饋機(jī)制，數(shù)字值“跟蹤”模擬輸入頻率。

圖4的右下方展示了一個(gè)用紅色表示的采樣模擬輸入波形的示例，以及采樣觸發(fā)器的輸出：藍(lán)色的列代表一個(gè)邏輯“1”，白色列代表一個(gè)邏輯“0”。注意在通用脈沖編碼調(diào)制(PCM)格式中“1”和“0”的改變方式。