利用FPGA和CPLD數(shù)字邏輯實現(xiàn)ADC

使用級聯(lián)積分梳狀(CIC)濾波器，PCM輸入數(shù)據(jù)可轉(zhuǎn)換成反映模擬輸入流頻率的輸出流。CIC的功能基本集成(增加或減少)單個位PCM信號，以生成所需比特數(shù)的連續(xù)輸出信號。在圖4下方的例子中，將藍色位視為一個“1”，白色位作為“-1”，可以清楚地看到，求和(積分)運算將產(chǎn)生輸入波形的數(shù)字表示。 (請注意，輸出波形將移位約半周期，因為一個“1”序列將對應數(shù)字值的增加，在圖4中， “1”序列在波形的“高”部分產(chǎn)生，而一系列“0”在波形的“低”部分產(chǎn)生。)

由于反饋環(huán)路的“跟蹤”過程，RC電路電壓可能圍繞模擬輸入電平擺動。當過采樣觸發(fā)器在“1”和“0”之間變化時，RC電路的電壓會從稍高于模擬輸入電平下降至稍低于模擬輸入電平。這個過程一直持續(xù)到模擬輸入電平發(fā)生變化。這種高頻率噪音可以通過使用可選的數(shù)字濾波器來消除。

圖4：Δ-Σ調(diào)制器的轉(zhuǎn)換階段的結(jié)果。

較高頻率的設計可以監(jiān)測多個用于工作和環(huán)境狀況通信的音頻附加信號。例如，可定期發(fā)出5k和12K Hz信號，以指示遠程音頻監(jiān)控系統(tǒng)的狀態(tài)。這些信號可以指示設備的環(huán)境情況(溫度和濕度)。正如前面的例子，通過簡單地添加更多的LVDS輸入，可以支持多路模擬信號。該設計可作為8個模擬信號的中心。通過時分多路復用輸入，僅需要使用一個數(shù)字邏輯的副本。

較高頻率的ADC測試結(jié)果

較高頻率的ADC電路已用*估板在Lattice XP2-17 FPGA上實現(xiàn)。測試期間使用具有0V至3.3V擺幅的15K Hz輸入信號。使用方案選項2的電路來處理模擬信號，圖1所示的方案選項2使用數(shù)字濾波器。結(jié)果顯示在圖3的下半部分，窗口的上方顯示接收信號，F(xiàn)FT在底部，F(xiàn)1頻率為15.1K Hz。下邊欄的結(jié)果給出9情況下的 ENOB以及61 dB的信噪比。這些結(jié)果表明，輸入信號已成功轉(zhuǎn)換為具有良好分辨率和信噪比的數(shù)字信號。