基于FPGA的語音信號LPC參數(shù)提取算法的實現(xiàn)

2 系統(tǒng)設(shè)計

2.1 系統(tǒng)總體設(shè)計

　　由于語音信號具有短時平穩(wěn)性，因此在進行處理時需進行分幀處理，然后逐幀對語音信號進行LPC分析。本系統(tǒng)中，語音信號S(n)的精度為12位，采樣率為20k，幀長為10ms，相應(yīng)于每幀有200個采樣點，每幀提取的部分相關(guān)系數(shù)K^(m)的階數(shù)取為12。

　　對取出的每幀語音S(n)還需進行加窗處理，即用窗函數(shù)W(n)乘S(n)，形成加窗語音信號S_W(n)。為減小Gibbs效應(yīng)的影響，本系統(tǒng)采用的窗函數(shù)為哈明窗。

　　為實現(xiàn)語音信號的LPC分析過程，選擇FLEX10K系列中的EPF10K100器件作為目標芯片進行設(shè)計，因其具有獨特的嵌入式陣列塊EAB而特別適合于對數(shù)字信號進行處理^[2-4]。系統(tǒng)設(shè)計中，采用自頂向下的設(shè)計思想，在頂層采用電路原理圖的設(shè)計方法將系統(tǒng)分為幾個功能模塊，在底層則采用VHDL語言來實現(xiàn)各功能模塊的設(shè)計。為保證系統(tǒng)整體的處理速度，電路設(shè)計采用了流水線作業(yè)方式，以數(shù)據(jù)流驅(qū)動各模塊協(xié)調(diào)工作，同時在一些影響系統(tǒng)整體速度的環(huán)節(jié)采用了并行處理技術(shù)，很好地解決了制約系統(tǒng)速度的“瓶頸”。

　　系統(tǒng)的原理框圖如圖1所示。圖中U3、U10分別為由EAB構(gòu)成的200×12bit和12×12bit的雙口RAM陣列;U₉為由EAB構(gòu)成的200×12bit的ROM查找表，內(nèi)置n=0～199的窗函數(shù)值W(n);U₂、U₄、U₆為數(shù)據(jù)緩沖器;U₇、U₈分別為自關(guān)函數(shù)模塊和舒爾遞推算法模塊;U₁為多路轉(zhuǎn)換開關(guān);U₅是12位乘法器。

　　系統(tǒng)工作原理如下:將一幀語音信號S(n)經(jīng)U1送入U₃，同時啟動加窗過程，窗函數(shù)值W(n)通過查找ROM表U₉獲得，將取出的W_n和S_n送入乘法器U₅相乘，乘積經(jīng)U2和U1又送回U3，得到加窗語音信號S_W(n)，然后將S_W(n)送入自關(guān)函數(shù)模塊U7算出歸一化自關(guān)函數(shù)r(n)，再將r(n)送入舒爾遞推模塊求出部分相關(guān)系數(shù)K^(m)，存入U₁₀。至此，一幀數(shù)據(jù)的LPC分析即告結(jié)束。

2.2 自關(guān)函數(shù)模塊

　　自關(guān)函數(shù)的計算是影響系統(tǒng)速度的關(guān)鍵環(huán)節(jié)，它要進行大量的乘積累加操作。為提高系統(tǒng)運行速度，將加窗語音信號S_W(n)同時存入兩組RAM，采用并行取數(shù)的方式，同時取出參與運算的兩個量，進行乘法運算，運算結(jié)果立即送入累加器進行累加。而此時乘法器又可進行下一對數(shù)據(jù)的乘積運算。整個過程中，乘法器和累加器一直在并行工作，從而保證了系統(tǒng)的流水線操作持續(xù)進行，最大限度地保證了系統(tǒng)的運行速度。

　　自關(guān)函數(shù)模塊的原理框圖如圖2所示。圖中U₁、U₂為EAB構(gòu)成的200×12bit的雙口RAM陣列;U₈是帶清零功能的數(shù)據(jù)寄存器，U₇為加法器，它們二者共同構(gòu)成累加器，為保證中間運算結(jié)果的精度，累加器的寬度為32位;U₃、U₄、U₆、U₉、U₁₀為數(shù)據(jù)寄存器;U₅為12位乘法器，乘積為24位;U₁₁為32位除法器，商取16位。

　　該模塊的工作過程是:將前面得到的加窗語音信號S_W(n)同時存入U₁和U₂，然后按要求從中同時取出兩乘數(shù)S_n和S_n+l送入乘法器U₅進行乘運算，將乘積作為一個操作數(shù)同U8中的數(shù)進行累加。U8起始值被置為零，以后的值就是各次累加的和，最后一次累加的結(jié)果就是自關(guān)函數(shù)R(l)的值。然后再將它的值送入U₁₀，將它同U9中的R(0)相除即得歸一化的自關(guān)函數(shù)值r(l)。整個過程中，由于采用了并行處理技術(shù)，乘法器U₅和累加器U₇與U₈一直處于工作狀態(tài)，從而保證了系統(tǒng)的高速運行。