基于FPGA的語(yǔ)音信號(hào)LPC參數(shù)提取算法的實(shí)現(xiàn)

2.3 舒爾遞推模塊

　　舒爾遞推算法一個(gè)很重要的特點(diǎn)是在整個(gè)遞推過(guò)程中全部參與運(yùn)算的量的初值、中間值和最終值皆小于1，因此特別適宜于采用定點(diǎn)運(yùn)算的硬件系統(tǒng)來(lái)實(shí)現(xiàn)。該模塊的設(shè)計(jì)也采用雙RAM結(jié)構(gòu)和同時(shí)取數(shù)同時(shí)運(yùn)算的并行處理技術(shù)，所有運(yùn)算單元的精度都是16位，每處理一次遞推過(guò)程，就輸出一個(gè)K(m)值。

　　舒爾遞推模塊的原理框圖如圖3所示。圖中U₂、U₃為12×16bit的雙口RAM;U₄、U₆、U₇、U₈、U₉、U₁₁、U₁₃為數(shù)據(jù)寄存器;U₅、U₁₀、U₁₂分別為16位的除法器、乘法器和加法器;U₁為多路轉(zhuǎn)換開關(guān)。該模塊的工作過(guò)程是:當(dāng)歸一化自關(guān)函數(shù)r(l)通過(guò)U₁送入U(xiǎn)₂和U₃后，立即從中取出Qm和Q0送入除法器U5進(jìn)行除運(yùn)算，除得的結(jié)果送入U(xiǎn)₈;與此同時(shí)又分別從U₂和U₃中同時(shí)取出Ql和Q_m-l，將Q_m-l與Km在U₁₀相乘后，送入U(xiǎn)₁₁，接著與Q_l在U₁₂進(jìn)行相加，將結(jié)果經(jīng)U₁₃、U₁重新送回U₂和U₃，接著又進(jìn)行下一輪遞推，該過(guò)程一直要進(jìn)行到遞推階數(shù)完成。在每一次遞推過(guò)程中，當(dāng)U12在進(jìn)行當(dāng)前數(shù)據(jù)的加運(yùn)算時(shí)，U₁₀就可進(jìn)行下一個(gè)數(shù)據(jù)的乘運(yùn)算。這樣整個(gè)過(guò)程就可在連續(xù)的流水線方式不間斷地進(jìn)行。

2.4 算術(shù)運(yùn)算單元

　　本系統(tǒng)所用到的算術(shù)運(yùn)算單元有加法器、乘法器和除法器三種。加法器采用標(biāo)準(zhǔn)的全加器來(lái)構(gòu)成，而乘法器則采用2的補(bǔ)碼的BOOTH乘法器。下面介紹除法器的設(shè)計(jì)思想和工作原理。

　　由于本系統(tǒng)所使用的除法運(yùn)算都是商小于1的除法，而且除法運(yùn)算又比乘法運(yùn)算少得多，因此對(duì)速度的影響也較小。綜合考慮速度和資源占用兩方面因素后，設(shè)計(jì)了下面的算法來(lái)實(shí)現(xiàn)除法器。設(shè)有兩個(gè)數(shù)A和B，A是被除數(shù)，B是除數(shù)，現(xiàn)在求它們的商Q=A/B，Q1。現(xiàn)將Q表示成下列形式:

　　由于上述算法只需進(jìn)行減法運(yùn)算和除2運(yùn)算，所以非常便于用硬件實(shí)現(xiàn)，據(jù)此算法設(shè)計(jì)的除法器原理框圖如圖4所示。圖中U₂為并入并出移位寄存器，每右移一位，實(shí)現(xiàn)一次除2操作;U₅為補(bǔ)碼器，它由反相器和加一電路構(gòu)成，用于對(duì)B求補(bǔ)碼;U₇為串入并出移位寄存器;U₆為比較器，用于對(duì)A、B兩輸入數(shù)進(jìn)行比較，若A≥B，則輸出“1”，否則輸出“0”;U₃為數(shù)據(jù)寄存器;U1為多路轉(zhuǎn)換器;U₄為加法器。該電路按下述原理工作:被除數(shù)A經(jīng)U1送入U(xiǎn)3并加到比較器U6的A端，除數(shù)B送入U(xiǎn)₂后右移一位再加到U₆的B端。經(jīng)U₆比較后，若輸出“1”，則先將U6的輸出移入移位寄存器U7，再將A與B送入由U₄和U₅組成的減法器進(jìn)行減法運(yùn)算，所得差值再經(jīng)U₁送入U(xiǎn)₃;若輸出為“0”，則僅將U6的輸出移入U(xiǎn)7即可。該步完成后，又將U₂右移一位，再重復(fù)上述過(guò)程。整個(gè)操作一共要進(jìn)行K次，最后U7中的數(shù)即為A/B的商。

　　在本系統(tǒng)中，將LPC分析與FPGA技術(shù)結(jié)合，充分利用了FPGA作為一種快速、高效的硬件平臺(tái)在數(shù)字信號(hào)處理領(lǐng)域所具有的獨(dú)特優(yōu)勢(shì)，實(shí)現(xiàn)了語(yǔ)音信號(hào)特征參數(shù)的快速提取，為語(yǔ)音信號(hào)的進(jìn)一步處理打下基礎(chǔ)。本系統(tǒng)采用50MHz的時(shí)鐘頻率進(jìn)行工作。為考察其工作性能，對(duì)其整體性能指標(biāo)進(jìn)行了評(píng)估。由于影響整個(gè)系統(tǒng)速度的是乘法累加運(yùn)算，因此它的工作性能也就決定了系統(tǒng)的性能。在求歸一化自關(guān)函數(shù)r(l)過(guò)程中，涉及到近200次的乘積累加，采用并行處理技術(shù)和流水線操作方式的FPGA則可以用接近50MHz的數(shù)據(jù)速率進(jìn)行工作，整個(gè)系統(tǒng)的性能同其他芯片相比約提高40%～60%，因此用FPGA技術(shù)來(lái)處理語(yǔ)音信號(hào)具有得天獨(dú)厚的優(yōu)點(diǎn)。

本系統(tǒng)除具有處理速度快的特點(diǎn)外，還具有獨(dú)立靈活的輸入輸出接口及一組檢測(cè)和控制信號(hào)線，可以方便地同任何一種處理器直接連接。由于FPGA自身所具有的抗干擾能力強(qiáng)、可靠性高的優(yōu)點(diǎn)，本系統(tǒng)可廣泛應(yīng)用于自動(dòng)控制、工業(yè)機(jī)器人、語(yǔ)音合成和語(yǔ)音編譯碼等領(lǐng)域，特別對(duì)嵌入式系統(tǒng)的設(shè)計(jì)具有重要意義。