FPGA芯片在高速數(shù)據(jù)采集緩存系統(tǒng)中的應(yīng)用

摘要：給出了以FPGA為核心邏輯控制模塊的高性能數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并在QuartusII8．0集成環(huán)境中進(jìn)行軟件設(shè)計(jì)和系統(tǒng)仿真，最后給出了新型緩存系統(tǒng)中主要功能模塊的仿真圖形。
關(guān)鍵詞：FPGA；高速；數(shù)據(jù)采集；緩存

0 引言
在高速數(shù)據(jù)采集方面，FPGA有單片機(jī)和DSP無法比擬的優(yōu)勢(shì)。FPGA的時(shí)鐘頻率高．內(nèi)部時(shí)延小，全部控制邏輯都可由硬件完成，而且速度
快，組成形式靈活，并可以集成外圍控制、譯碼和接口電路。更最主要的是，F(xiàn)PGA可以采用IP內(nèi)核技術(shù)，以通過繼承、共享或購(gòu)買所需的知識(shí)產(chǎn)權(quán)內(nèi)核提高其開發(fā)進(jìn)度。而利用EDA工具進(jìn)行設(shè)計(jì)、綜合和驗(yàn)證，則可加速設(shè)計(jì)過程，降低開發(fā)風(fēng)險(xiǎn)，縮短了開發(fā)周期。效率高而且更能適應(yīng)市場(chǎng)。本數(shù)據(jù)采集系統(tǒng)就是基于FPGA技術(shù)設(shè)計(jì)的多路模擬量、數(shù)字量采集與處理系統(tǒng)。FPGA的10端口多，且可以自由編程、支配、定義其功能，同時(shí)配以verilogHDL語言以及芯片自帶的可定制模塊，即可進(jìn)行軟件設(shè)計(jì)。FPGA的最大優(yōu)點(diǎn)是可在線編程。此外，基于FPGA設(shè)計(jì)的數(shù)據(jù)采集器還可以方便地進(jìn)行遠(yuǎn)程功能擴(kuò)展，以適應(yīng)不同應(yīng)用場(chǎng)合的需要。

1 系統(tǒng)基本構(gòu)架
本文所設(shè)計(jì)的高速數(shù)據(jù)采集系統(tǒng)是某雷達(dá)信號(hào)處理系統(tǒng)的一部分，可用于雷達(dá)信號(hào)的預(yù)處理以及采集、緩存。本系統(tǒng)以高速FPCA為核心邏輯控制模塊，并與高速ADC和DSP相連接。其系統(tǒng)基本架構(gòu)如圖1所示。

圖l中的FPGA可用作數(shù)字接收機(jī)的預(yù)處理模塊，該器件集成有PPL倍頻、ADC控制接口、FIFO及其管理、SPI接口、DSP總線接口、狀態(tài)和自
檢模塊等。FPGA的內(nèi)部結(jié)構(gòu)功能框圖如圖2所示。

圖2中的中斷產(chǎn)生模塊用于產(chǎn)生周期性中斷，利用視頻包絡(luò)和100 MHz時(shí)鐘可形成50 MHz的DMA同步傳送時(shí)鐘，然后通過外部口DMA方式將
采樣數(shù)據(jù)傳送到DSP。ADC控制串行接口為通用三線串口，SPI總線接口實(shí)際上是一個(gè)串并轉(zhuǎn)換器，可用于控制本振。本系統(tǒng)的DSP數(shù)據(jù)總線為
64位寬度，地址為32位。
由于雷達(dá)信號(hào)接收機(jī)中的信號(hào)處理量大，信號(hào)復(fù)雜，因此，通過基于高速大容量FPGA芯片的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)可以很好的滿足對(duì)信號(hào)預(yù)處理的需要。