基于FPGA的高斯白噪聲發(fā)生器設(shè)計(jì)
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3 實(shí)驗(yàn)結(jié)果
本文的FPGA平臺(tái)選用Altera公司的EP2C8現(xiàn)場(chǎng)可編程邏輯器件，完成所有m序列、FIR數(shù)字濾波和DDS算法，需要FPGA 86%的邏輯單元資源和1%的RAM資源；時(shí)鐘采用50MHz、穩(wěn)定度為50 ppm的有源晶振，通過EP2C8內(nèi)部PLL(Phase Locked Loop，鎖相環(huán))3倍頻到150 MHz作為系統(tǒng)全局時(shí)鐘；采用ADI公司的AD9731進(jìn)行D／A轉(zhuǎn)換，采樣速度150 MSPS，10位；對(duì)AD9731輸出的電流信號(hào)進(jìn)行7階LC低通濾波，然后進(jìn)行放大，使得噪聲信號(hào)的滿幅輸出都達(dá)到峰峰值3V。圖4是頻率為195 kHz最大輸出幅度的四種函數(shù)波測(cè)試結(jié)果。
從圖4可以看出，采用DDS模塊，得到了正弦波、三角波、鋸齒波和方波的波形。圖5為該噪聲和函數(shù)波發(fā)生器產(chǎn)生的5 MHz噪聲的實(shí)驗(yàn)結(jié)果，圖6是輸出帶寬為5 MHz的高斯白噪聲統(tǒng)計(jì)直方圖。本文引用地址：http://www.ex-cimer.com/article/191829.htm
從圖5和圖6可以看出，基于FPGA的m序列發(fā)生算法，F(xiàn)IR濾波算法和DDS算法，通過數(shù)／模轉(zhuǎn)換和低通放大后，本文設(shè)計(jì)的噪聲發(fā)生器產(chǎn)生的5 MHz噪聲的3 dB，帶寬為4．8 MHz，帶內(nèi)平坦度為±1．5 dB，輸出噪聲的統(tǒng)計(jì)特性服從高斯分布，滿足了設(shè)計(jì)需要。
4 結(jié) 語(yǔ)
設(shè)計(jì)了一種基于FPGA高斯白噪聲發(fā)生器，分析了該種噪聲發(fā)生器所用的m序列發(fā)生算法，F(xiàn)IR數(shù)字濾波算法和DDS算法，可產(chǎn)生帶寬為3～66 MHz，步進(jìn)3 MHz，幅度8位可調(diào)的高斯白噪聲；采用現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)現(xiàn)噪聲發(fā)生器的設(shè)計(jì)，在Altera公司的QuartusⅡ軟件環(huán)境下，實(shí)現(xiàn)了基于FPGA的m序列產(chǎn)生模塊、FIR數(shù)字濾波器模塊、DDS模塊和合成模塊，通過數(shù)／模轉(zhuǎn)換器和低通放大，得到了可用于雷達(dá)系統(tǒng)和通信信道測(cè)試的高斯白噪聲信號(hào)。實(shí)驗(yàn)結(jié)果驗(yàn)證了本文設(shè)計(jì)的有效性。
評(píng)論