基于FPGA的高斯白噪聲發(fā)生器設計
3 實驗結果
本文的FPGA平臺選用Altera公司的EP2C8現(xiàn)場可編程邏輯器件,完成所有m序列、FIR數(shù)字濾波和DDS算法,需要FPGA 86%的邏輯單元資源和1%的RAM資源;時鐘采用50MHz、穩(wěn)定度為50 ppm的有源晶振,通過EP2C8內部PLL(Phase Locked Loop,鎖相環(huán))3倍頻到150 MHz作為系統(tǒng)全局時鐘;采用ADI公司的AD9731進行D/A轉換,采樣速度150 MSPS,10位;對AD9731輸出的電流信號進行7階LC低通濾波,然后進行放大,使得噪聲信號的滿幅輸出都達到峰峰值3V。圖4是頻率為195 kHz最大輸出幅度的四種函數(shù)波測試結果。
從圖4可以看出,采用DDS模塊,得到了正弦波、三角波、鋸齒波和方波的波形。圖5為該噪聲和函數(shù)波發(fā)生器產生的5 MHz噪聲的實驗結果,圖6是輸出帶寬為5 MHz的高斯白噪聲統(tǒng)計直方圖。本文引用地址:http://www.ex-cimer.com/article/191829.htm
從圖5和圖6可以看出,基于FPGA的m序列發(fā)生算法,F(xiàn)IR濾波算法和DDS算法,通過數(shù)/模轉換和低通放大后,本文設計的噪聲發(fā)生器產生的5 MHz噪聲的3 dB,帶寬為4.8 MHz,帶內平坦度為±1.5 dB,輸出噪聲的統(tǒng)計特性服從高斯分布,滿足了設計需要。
4 結 語
設計了一種基于FPGA高斯白噪聲發(fā)生器,分析了該種噪聲發(fā)生器所用的m序列發(fā)生算法,F(xiàn)IR數(shù)字濾波算法和DDS算法,可產生帶寬為3~66 MHz,步進3 MHz,幅度8位可調的高斯白噪聲;采用現(xiàn)場可編程門陣列(FPGA)實現(xiàn)噪聲發(fā)生器的設計,在Altera公司的QuartusⅡ軟件環(huán)境下,實現(xiàn)了基于FPGA的m序列產生模塊、FIR數(shù)字濾波器模塊、DDS模塊和合成模塊,通過數(shù)/模轉換器和低通放大,得到了可用于雷達系統(tǒng)和通信信道測試的高斯白噪聲信號。實驗結果驗證了本文設計的有效性。
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