一種可編程的全數(shù)字鎖相環(huán)路的實(shí)現(xiàn)

1．3 DPLL工作性能分析
可逆計(jì)數(shù)器Q可看作一個(gè)模K分頻器，其輸出頻率為：
fQout＝(KeΦeMf0)／K(Hz) (1)
式中，Φe為相位差，Ke為其系數(shù)。
加／減脈沖控制器I／D的輸出頻率為：
fI/Dout＝Nf0+(KeΦeMf0)／(2K)(Hz) (2)
經(jīng)模N計(jì)數(shù)器分頻后，鎖相環(huán)路的輸出信號(hào)OUT64的頻率為：
fouT64=f0+(KeΦeMf0)／(2KN)(Hz) (3)
由于鎖定的極限范圍為KeΦe＝±1，所以從公式(3)可以得到環(huán)路的捕捉帶：
△fmax＝(ffouT64)max-f0＝Mf0(2KN)(Hz) (4)
上式表明，M和N確定后，變化可逆計(jì)數(shù)器Q的模K可以改變環(huán)路的捕捉帶。
環(huán)路處于鎖定狀態(tài)時(shí)，環(huán)路輸出頻率fouT64必定和輸入信號(hào)的頻率fIN64相等，但同時(shí)存在一個(gè)穩(wěn)態(tài)相位誤差。由式(3)可得：
Φe(∞)＝2KN(fIN64-f0)／(KeMf0) (5)
值得注意的是，即使環(huán)路在鎖定狀態(tài)下，如果K值取得太小，則可逆計(jì)數(shù)器因頻繁的循環(huán)計(jì)數(shù)會(huì)產(chǎn)生進(jìn)位或借位脈沖，從而導(dǎo)致了相位抖動(dòng)，增加了同步誤差。為了減少這種相位抖動(dòng)，K值必須大于M／4。但K值取得太大會(huì)延長(zhǎng)環(huán)路鎖定時(shí)間和減小捕捉帶，因此選擇一個(gè)適當(dāng)?shù)腒值相當(dāng)重要。

圖4

2 全數(shù)字鎖相環(huán)仿真驗(yàn)證與分析
2．1 鎖定時(shí)間
變?？赡嬗?jì)數(shù)器的模數(shù)K對(duì)DPLL的鎖定時(shí)間起著關(guān)鍵的作用。圖3為K=2 6時(shí)DPLL的輸出仿真波形。環(huán)路達(dá)到鎖定狀態(tài)的仿真時(shí)間為371．3μs，而K=2 8時(shí)環(huán)路達(dá)到鎖定狀態(tài)的仿真時(shí)間為1．54ms。由此可見，模K越大，環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間越長(zhǎng)。
2．2 捕捉帶
根據(jù)公式(4)可以得到這樣的結(jié)論：模數(shù)K越大，捕捉帶就越小。在本設(shè)計(jì)中，模數(shù)K的變化范圍是2 6～2 16，相應(yīng)捕捉帶的范圍是32kHz～85．3kHz。
2．3 同步帶
在本設(shè)計(jì)中，中心頻率為64kHz。將輸入信號(hào)頻率偏移該中心頻率，恰能使DPLL鎖定的頻率范圍為同步帶。經(jīng)過測(cè)試，同步帶范圍是63．82kHz～64．1kHz。圖4顯示的是DPLL在同步帶上邊界時(shí)的鎖定波形。

2．4 DPLL系統(tǒng)仿真結(jié)果
DPLL的系統(tǒng)仿真結(jié)果如圖5所示。圖中所顯示的OUTl6、OUT56、OUT64輸出信號(hào)符合設(shè)計(jì)要求。

DPLL設(shè)計(jì)的關(guān)鍵技術(shù)集中在數(shù)字環(huán)路濾波器和數(shù)控振蕩器上。數(shù)字環(huán)路濾波器可以看成模數(shù)K可預(yù)置的可逆計(jì)數(shù)器，這個(gè)可逆計(jì)數(shù)器與其它計(jì)數(shù)器最大的區(qū)別是“加”與“減”的計(jì)數(shù)值能夠相互抵消，因?yàn)橹挥羞@樣才能保證可逆計(jì)數(shù)器“加”和“減”的周期相同時(shí)，其輸出端不會(huì)產(chǎn)生進(jìn)位或借位脈沖。另外，模數(shù)K的選擇非常重要，要綜合考慮捕捉時(shí)間和同步誤差相矛盾的問題。在數(shù)控振蕩器的設(shè)計(jì)中，要注意輸入的進(jìn)位和借位脈沖信號(hào)周期不能太小，否則就不能對(duì)數(shù)控振蕩器起作用，必須擴(kuò)大輸入的進(jìn)位和借位脈沖信號(hào)的時(shí)鐘周期。本設(shè)計(jì)是將其擴(kuò)大了16倍。